JPS6022507B2 - 電荷移送装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、電荷移送装置、特に高移送効率および耐雰囲
気性の高い安定な電荷移送装置に関する。

一般に電荷移送装置（Ｃｈａｒ群 Ｔｒａｍｆｅｒ比ｖ
ｉｃｅ）には、電荷結合素子（ＣｈａｒｇｅＣｏｕｐｌ
ｅｄｄｅｖｉｃｅ）と、表面電荷トランジスタ（Ｓｍｆ
ａｃｅＣｈａｒ群Ｔｗｎｓｉｓｔｏｒ）と、バケツリレ
ー形素子（ＢｕｃｋｅｔＢｒｉ鉾ｄｅ比ｖｉｃｅ）とが
含まれる。

このうち、電荷結合素子は、半導体表面に薄い絶縁膜を
設け、更にその絶縁膜上に多数の電極を配設した新規な
構造を有するもので、これについてはすぐに発表されて
いる。（Ｔｈｅ技１１Ｓ松ｔｅｍＴｅｃｈｎｉｃａＩＪ
ｏｕｍａｌ．Ａｐｍ．１９７０．斑７頁乃至６００頁、
表題「Ｃｈａｒ袋 Ｃｏｕｐｌｅｄ Ｓｅｍｉ ｃｏｎ
ｄｕｃｔｏｒＤｅｖｉｃｅｓ」と「Ｅｘｐｅｎｍｅｎは
ＩＶｅｒｊｆｉｃａｔｉｏｎｏｆｔｈｅＣｈａｒ袋Ｃｏ
ｕｐｌｅｄＤｅｖｉｃｅＣｏｎｃｅｐｔ」）上記素子は
電極に正または負の電圧を印加することによって半導体
基板中における少数キャリア‐である電荷に対する電位
の井戸（Ｐｏにｎｔｉａｌｗｅｌｌ）を形成し、この電
位の井戸に上記電荷を貯え、この貯えた電荷を上記電極
下の半導体基板表面を次々と移送する動作機構をもつ。
本発明の理解を容易ならしめるため、更に従来の電荷結
合素子について言及する。

第１図は技１１研究所において最初に発表された基本の
３相の電荷結合素子の動作を示す。

半導体基板１の上に通常５００Ａ〜３０００△程度の薄
い絶縁膜２を介して電極３が極く近接して多数配設され
ている。その動作機構は、まず適当な電極３に正あるい
は負の電圧Ｖｃを印加して電極３の基板表面に電荷４を
貯える。次にこのＶＧを低くしつつこの電極に隣合った
電極３にＶｃなる電圧を印加する。こうすることによっ
て先の電極３下の基板表面部に貯えられなくなった電荷
４は上記の隣接した電極３下の基板表面部下に移動を始
める。これを順次くりかえして電荷４を移送し、ドレィ
ン電源７によって逆方向バイアスされた基板と逆の導電
性をもつドレィン５によって集め、ドレィン電極６を通
じて負荷抵抗８の両端の電圧として検出する。移送電荷
４の注入法は照射光による光譲起電荷を集める方法や第
１図に示したように、基板と逆の導電性をもつソース９
からソース電極１０を通じて電荷を注入する方法などが
ある。この電荷移送素子の電荷移送は電荷を有した粒子
の拡散によって行われ基本的な電荷移送素子では外部電
界を有しないので、粒子自体のもつ電荷による自己譲起
加速電界（ｓｅｌｆ−ｉｎｄｕｃｅｄ−ｄｍｔ−ｆｉｅ
ｌｄ）によって移動は行われる。その故電荷密度が高い
移動初期程移動は速やかに行われるが、移動の後半にお
ける低い電荷密度のときには移動はそれに従って遅くな
る。特に移動の最後では自己誘起加速電界による移動よ
りむしろ熱拡散（ｔｈｅｒｍａｌｄｉｆｆｕｓｉｏｎ）
による移動がまさる。通常の移送電荷密度２〜５×１び
２ケ／仇においてはその９９％は自己誘起加速電界によ
って移動し、残りの１％は熱拡散によって移動は行なわ
れる。（ＪｏｕｍａｌｏｆＡｐｐｌｉｅｄＰｈｙｓｊｅ
ｓ誌、４２巻９号、１９７１年８月、３斑６頁乃至３５
９４頁、表題「ＣｈａｒｇｅＴｒａ船ｆｅｒｉｎＣｈａ
ｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅｓ」参照）それ故電
極下に貯えた電荷の移動は後になる程遅くなり、理論的
にはすべての電荷を移送するには無限の時間が必要とな
る。

しかるに現実の素子では有限の時間内に移送するのみな
らず、できうるなら速い速度で移送しても高い効率を得
るようにしたい。１段当りの電荷の移る割合を移送効率
りで表わし、移送されないで取り残される割合をごで表
わせばＬ２ ど＝抗▽：１‐り…”ｍ で表わされる。

いま移送する長さ、叫ま電荷の移動度、ＶＧは電極印加
電圧およびｔは移送時間である。ちなみに３相の基本的
な電荷結合素子における各パラメータの値を仮定（Ｌ＝
２０仏ｍ、仏＝５００の／Ｖ・Ｓ、ＶＧ＝２０Ｖ、ｔ＝
３３仇ｓ）してりを計算するとご＝１・２×１０一３…
…【２１ となり、り＝９９．班％となる。

この各定数の値は電極長２０一ｍの３相の基本的なシリ
コンを用いた電荷結合素子をＩＭ舷２０Ｖの移送パルス
電圧で駆動したときの値であり、どの実測値も上記の計
算値によく合致する。電荷移送装置ではこの取り残し損
失どの減少対策が特に重要な問題となっている。なぜな
ら電荷移送素子においてｍ段移送すると全体を通じての
効率りａｌｌはりａｌ１コりｍ＝（１一ご〉ｍ……（３
｝と表わされ、たとえばり＝９９．９％のような高い効
率をもつ素子でも３０娘安も移送すると｛１’式からり
ａｌｌ＝７０％となってしまい最初に移送した電荷量の
３０％が失われるからである。

素子自体の効率がいかに高くなったとしても原理的に刀
＝１００％でない限り、その移送段数ｍには限りがある
。前述した【１ー式からあきらかなように取り残し損失
ごは移送時間ｔの逆数に比例しているから移送時間ｔを
長くすれば長くする程ごは小さくなる。すなわち前述の
試算例ではＩＭＨｚにおいてご＝１．２×１０‐３であ
り、これを１００Ｋ位、１０Ｋ比で駆動すればそれぞれ
ご＝１．２×１０‐４ ご＝１．２×１０‐５となって
ごは極く小さくなる。しかるに電荷移送素子にはもう１
つの重要な取り残し損失が存在し、これは周波数にほぼ
依存せずおおよそ一定の値ごｏをもつ。以下本発明の理
解を助けるためこのごｏを詳しく説明する。第２図に電
位によって説明した基本的な電荷結合素子の動作機構を
示した。

説明の便宜上素子をｎ−チャネル型とし、したがって基
板１はｐ型半導体、ソース９、ドレィン５はｎ型領域、
移送電荷４は電子とした。図中の１１一１，１１一２，
１１一３は鰭子に対する爵位であり、基板１、絶縁膜２
、電極３を縦方向に切断したときの各部分における電位
を示している。図中の１２は半導体基板１と絶縁膜２の
界面近傍に存在する電荷に対する捕獲準位分布（ｔｒａ
ｐｌｅｖｅｌｄｉｓのｂ山ｉｏｎ）を示しており、この
分布のポテンシャル１１下には常に電荷４が捕獲されて
いる。この捕獲準位１２の存在が前述した一定の取り残
し損失ごｏを与える。以下第２図を用いて電荷結合素子
の動作を説明する。

まず移送電荷３に印加される電圧Ｖｃを０とする。

このとき基板１をアース電位として考えると電子に対す
る電位１１−１は基板１から電極３まで平坦である。こ
のとき捕獲準位分布のうち基板の０電位より下の部分は
捕獲された電荷４−１で満されている。この状態で電極
３にＶＧなる正の電圧を印加する。すると第２図ｂに示
すように、電位は１１一２になり、このとき空乏層は半
導体基板表面から半導体中に伸び、半導体表面部の表面
電位めｓはほぼＶＧに近くなっている。ここに外部から
電荷である電子を注入するとｄｓは４・さくなり、空乏
層も縮む。貯えうる限度まで電荷が貯えられたときには
ぐｓは半導体基板のフェルミ準位のほぼ２倍となってい
る。シリコンではこのｄｓは０．５Ｖ以下である。電子
が貯えられて電位が上昇するに従って電位は今まで捕獲
準位に貯えられていた電子４−１の最上部を越し、新た
に捕獲準位に電荷が捕獲されて捕獲電子分布は４一３の
ようになる。この新たに捕獲された電子は一部捕獲準位
を介して基板の多数キャリアである正孔と再結合して完
全に消滅する。この消滅した電子は純粋な損失として電
荷量が減少することになる。また一度捕獲準位に捕えら
れた電子の残りの一部は、次の段階で電極３に印加する
電圧Ｖｃを徐々に０とし、基板表面部に貯えた電子４を
隣りの電極下の基板表面部に移送するときに再び捕獲か
ら解除されて放出され隣りに移る。しかしこのときに捕
獲された電子はすべて放出されずに一部残ってしまう。
すなわち電圧ＶＧが○となったときにそのまま捕獲され
て残った電子は取り残し損失として計数されることにな
る。この取り残された電子の放出の時定数は比較的長く
、移送時間が少くとも３００一ｓ（クロックパルス周波
数に換資すると１皿Ｈｚ）以内では一定の量として測定
されるので前述した一定の取り残し損失ごｏが現われる
。以上述べたように基本的な電荷結合素子には、電荷を
基板表面部に貯えるので、捕獲準位の影響をうけ、比較
的低いＩＭ比以下の周波数にて一定の取り残し損失ごｏ
が存在するだけでなく、電荷が消滅して信号が小さくな
る重大な欠陥を有する。

この一定の取り残し損失ごｏは前述の２０Ａｍ幅電極を
もつｎ−チャネル電荷結合素子において１〜５ｘｌｏ‐
４の値が実測された。また基本的な第１図および第３図
ａに示すような電荷移送素子では電極間間隙部１３が存
在する。

この部分の下半導体表面部には距離が長いので電極３の
印加電圧ＶＧの影響が小さくなる。電極３下の電位１１
一４が第３図ｂのように表わされるとき電極間間隙１３
下の電位は等価格的に負のＶｃが印加された第３図ｃの
ような電位１１−５として表わされる。このとき捕獲準
＆１２一５は第３図ｂの捕獲準位１２一４より持ち上っ
ており捕獲準位１２−４に一時的に捕獲された電子４一
４より捕獲準位１２−５に捕獲された電子４一５の方が
電位の持ち上っている分だけ少〈、それだけ空いていて
多くの電子を捕獲できることになる。したがって電極３
下の捕獲準位より電極間隙下の捕獲準位の方がより大き
な影響をもつ。また電極間間隙と同様に電極周辺部もよ
り大きな影響をもつので電極間間隙部をほとんど除いた
応用的な電荷結合素子でもその電極周辺部の捕獲準位は
より大きな影響をおよぽし、前述した電荷の消滅や一定
の取り残し損失ごｏの原因となる。この表面に存在する
捕獲準位の他に一般には半導体結晶中にも捕獲準位は存
在し、これも同様の効果をもつが、その量は表面に存す
るものに比べ著しく少し、場合が多いので通常はこの表
面に存在する捕獲進位のみを問題とすればよい。

この表面の捕獲準位の影響を軽減する目的で従釆、埋め
込みチャネル型電荷結合素子（ｂｕｈｅｄｃｈａｎ肥ｌ
ｃｈａｒ鞍ｃｏｕｐｌｅｄｄｅｖｉｃｅ）が考案されて
いる。

（ＢｅｌｌＳｙｓｔｅｍＴｅｃｈｎｉｃａｌＪｏｕｍａ
ｌ誌５１巻１９７２年９月、１６３５頁乃至１６４０頁
、表題「ＴｈｅＢｕｒｉｅｄ Ｃ船ｎｎｅＩ Ｃｈａｒ
ｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｌ参照）。これは
電荷を移送する部分（チャネル）を半導体基板中に設け
て表面の捕獲準位の影響を軽減したものである。第４図
に埋め込みチャネル型電荷結合素子の断面図を示す。説
明は今まで述べたようにｎーチャネルで行う。第１図の
基本的な電荷結合素子に比べて異なる構造部分は基板表
面部にソース９とべレイン６を含んで形成されたｎ層で
ある。その動作は、まずソース９に外部から正の大きな
ソース電圧Ｖｓをソース電源１ ５により印加し、ｎ層
１４の多数電荷である電子をすべて放出する。こうする
ことによって第５図ａのように半導体中に電位の谷１６
を形成する。しかる後に電極３に正の電圧Ｖ。を印加し
、さらに電位の谷１６を下げ第５図ｂの電位１１一７を
形成する。この谷に電子４を注入して貯えると電位の谷
は少し上昇する。これらの電子の移送過程において移送
する電子４は決して表面の捕獲準位１２にふれることは
ないので前述した捕獲準位が存在するために現われた電
荷の消滅や一定の取り残し損失ごｏもない。しかしなが
らこの埋め込みチャネル型電荷結合素子には大きな欠点
が存在する。その一つは、電荷４を表面にふれさせない
ために電位の谷を十分半導体１中深く形成する必要があ
る。よく用いられる不純物濃度１×１び４ケ／地のｐ型
シリコンの半導体基板を用いた場合にはｎ層の不純物濃
度は１〜２×１び５／洲とするとｎ層の厚さは５仏ｍ程
度としなければならない。５仏ｍの厚さのｎ層を形成す
るにはシリコン半導体装置製作工程の一つとして最もよ
く用いられている拡散法では非常に困難であり、通常イ
オン打込み法が用いられる。

このイオン打込み法は結晶に無理に打込むので一般に結
晶を部分的に破壊し、結晶欠陥を発生させる。この欠陥
は電荷の捕獲準＆としての役目を果すので電荷結合素子
にとって好ましい方法ではない。さらに本法の欠点は電
荷を表面には決してふれさせないために表面から数仏ｍ
離れた半導体内のチャネルを移動させるので第１図の基
本的な電荷結合素子の場合と異り、電極３に印加した電
圧Ｖｃの電荷に及ぼす影響が小さく、したがって移送可
能な電荷量も著しく少し・ことである。

上記の構造をもつ埋め込みチャネル型電荷結合素子の場
合約一桁移送電荷量が少い。電荷量が少なければ出力電
圧も小さく、したがって譲導雑音の影響を受け易く信号
対雑音比も低下する。また同機に電極３の影響が深い半
導体中には及びにくいので、前述した電極のない電極間
間隙部の存在の影響がより強く現われ、電極間間隙都下
に深い電位の谷１６が現われ、これが移送電荷４に対す
るすし、込みとなって電荷移送が停止してしまう。

それ故、埋め込みチャネル型電荷結合素子では極端に電
極間間隙部を狭くしなければならない。本発明は以上述
べてきた従来の基本的電荷結合素子の捕獲準位の影響を
うける欠点、および従来の埋め込みチャネル型電荷結合
素子の移送電荷量の少し、ことと電極間間隙部の影響を
強く受ける欠点をすべて除去し、高い移送効率をもち、
移送電荷量を多く、間隙部の影響の小さい電荷結合素子
を提供する。

第６図に本発明の実施例の断面構造を示した。

本発明はソース９とドレィン間６の間の半導体表面部に
薄い基板と異なる導電性をもつ領域１７（説明上ｎ型層
とする）を設けることを特徴とする。従来の埋め込みチ
ャネル型電荷結合素子と異なるところは、電荷を２の表
面部１７を通すことであり、これによって基板と異なる
導電性をもつｎ型領域１４を完全に空乏化するための高
いソ−ス電圧１５が不必要となるだけでなく、基板表面
部１７中を移送するため、移送電極３に印加するパルス
電圧の影響が強く及び、移送電荷量は基本の電荷結合素
子と同じである。この本発明の動作を第２図、第６図と
同様に電位分布を示す第７図によって説明する。第２図
の基本形電荷結合素子と異なるところは表面にｎ型層が
あるために表面部分で電位が拡散電位（ｎ型層とｐ型層
の電位差、通常０．５〜１．０Ｖ程度）分だけ下ってい
る。これによって捕獲準位分布１２−９は常に電子によ
って満されていることである。この状態に正の電圧ＶＧ
を印加すると第２図と同様に電位１１−１０が形成され
、移送電荷４が満されるにつれ電位１１は上昇し、最的
時には１１−１１に落ちつく。第７図ａ，ｂは、後に説
明する第９図において、ｎ型領域１７と、ＰＮ接合によ
る空乏層の伸びＸｎが等しい場合である。よって、電極
３に何ら電圧を印加しなくても、領域１７は空乏層とな
っており電荷蓄積、移送は不可能である。このとき、電
荷を満すためには、電極３に正の電圧を印加すれば、空
乏層は押しやられ電荷蓄積、移送が可能となる。これを
第７図ｂに示す。この過程において捕獲準位１２は常に
電子４で満されており、移送電荷４−１１を新たに捕獲
する余地はない。これによって捕獲準位１２が存在して
も捕獲準泣の影響をうけることはなく、したがって前述
した基本型電荷結合素子の欠点である空いた捕獲準位分
布１２が移送電荷４を捕獲する現象が現われない。また
基本形電荷結合素子では、第３図に示したように移送電
極３の電極間間隙部および周辺部の捕獲準位のより強い
捕獲効果が存在するが、本発明を用いればこの効果をも
除去しうる。一般に移送電極下より電極間間隙部や周辺
部の捕獲準位の方がより強い効果をもつことはすでに第
３図によって説明した。この現象を考慮すれば、電極下
の半導体基体を除いて、電極間間隙部および周辺部のみ
に基板と異なる導電性をもつ層を形成しても本発明の主
旨は達成される。また、本発明の電荷結合素子は基板表
面部を移送するため電荷量は基本形電荷結合素子と同じ
であり埋め込みチャネル型電荷結合素子の場合のように
１桁少ない電荷量の移送ではないので信号が小さく信号
対雑音比が悪化することもない。

また本発明の大きな特徴の一つとして電極間間隙部の半
導体基板にも移送電極３の印加電圧ＶＧの影響が及ぶこ
とと、基板１とｎ層１７との間には０．５Ｖ〜１．０Ｖ
の拡散電位によってその電位は固定されているので、第
３図に示したように基本形電荷結合素子の電極間間隙部
下に電位の持ち上りが発生してこれが電荷の移送を妨げ
ることがないために電極間間隙部の存在がそれ程大きな
移送の妨げとならない。前述した本発明による２０ムｍ
幅の電極のｎチャネル型電荷結合素子では電極間間隙部
の長さが６ムｍの場合でも十分動作した。基本型電荷結
合素子ではこの長さは３仏ｍが限度である。したがって
本発明は埋め込みチャネル型電荷結合素子に存在する強
い電極間間隙部の移送防書効果がほとんどなく、比較的
広い電極間間隙部でも動作するので３仏ｍ以下になると
著しく製作が困難となる電極間間隙部を形成する必要が
ないので素子の製作は容易である。本発明において基板
と異なる導電性をもつｎ型層１７を厚くするあるいは導
電率を高くすると定常的にソース９とドレィン６間に電
流が流れてしまい正常な電荷移送装置の動作を行わなく
なる。

第８図にその実施例を示す。これは１０００Ａの酸化膜
を通してリン原子を４皿ｅＶのエネルギーでイオン打込
みしたＭＯＳ電界効果型トランジスタのドレィン電流Ｉ
Ｄの平方根とゲート電圧ＶＧの関係であり、パラメータ
Ｃｒは打込み量である。リンィオンを打込まない初期の
特性■においては１。が流れ始める電圧Ｖ。の値（しき
し、値）ＶＴはＯＶであるが、打込む量を多くするとＶ
Ｔは負となり、Ｃｒ＝２×１び２／あのとき■のように
ついにはＶＧの印力ｏのみで１。を遮断することができ
なくなる。この点が前述した正常な電荷移送装置動作を
しなくなる点である。したがって本発明では基板と異な
る導電性をもつ層１７の厚さｄとその不純物濃度Ｃｓに
は制限が存在する。尚、本発明の駆動は、以下の２つの
条件で可能となる。

すなわち、１つは、蓄積していない領域１７が空乏化し
ていることと（電流が流れてしまわない為に。）転送相
互間の電極３の電位関係が、前方（電荷が新たに入る領
域）の電極への印加電圧が、後方（電荷が現在蓄積され
ており次段へ送る領域）の電極への印加電圧より、相対
的に、高くなっていること（電荷が移送されないからで
ある。）の２点である。前述の第１の条件は、第８図に
示されているように、ＭＯＳＴｒのしきし、値電圧で示
されるものであり、領域１７の濃度、深さによって任意
の値を探るものである。

重要な点は、Ｐｎ接合による空乏層Ｘｎによって、領域
１７が遮断されないとき（ＸＰが正のとき）は、負の電
圧を印加しなければ、電流を止められない点である。こ
れは、負の電圧により電子が押しやられるからである。
このｄとＣｓの限定領域を次に説明する。第９図に不純
物が階段状に分布した電極３−絶縁膜２−ｎ型領域１７
一ｐ型領域（基板）１のバンド構造を示した。電極３の
印加重圧ＶＧに負を印加すると、絶縁膜２とｎ型領域１
７の界面１８に正孔が蓄積され、界面から空乏層がＸｓ
だけ伸びる。このとき表面電圧◇ｓはほぼｎ型層１７の
フェルミ準位中ＦＮの２倍となっている。またｎ型領域
１７とｐ型領域１の接合部１９からｎ型層に向って空乏
層Ｘｎだけ伸びている。このとき×ｓとＸｎの加わった
空乏層ＸＤがｎ型層１７の厚さｄを越えていれば第２図
のように残りのｎ型層の厚さ×Ｒは○である。このとき
には電流が流れない。しかしＸｓとＸｎの加わった空乏
層の厚さＸＤがｄを越えず、したがってＸＲが正の場合
、ここには定常的にｎ型層が残留し、これが電子に対す
る導電路となって第８図■の曲線のようにＶｃを大きく
してもＩＤは定常的に流れてしまう。これらの関係を数
式で表わすと ｘｎ＝紙器清掌 ．・・…■ ×Ｓ＝ノ三雲者二 ‐‐‐‐‐‐‐‐‐‘５）Ｖｂ
ｉ＝やＦＰ一つＦＮ …・・・｛６
１ＸＤ＝Ｘ３十Ｘｎ ．．．．．
．（７）となる。

一般に実際の素子ではＮｏ＞＞ＮＡなのでＸｓ＞〉Ｘｎ
すなわちＸｏはほとんどＸｓのみで占められる。

ここでＮ＾，Ｎｏはそれぞれｐ型層、ｎ型層の不純物濃
度ごｓは基板の誘電率、ｑは素電荷量である。以上から
ｎ型層１７が存在する条件は ＸＲ＝ｄ−Ｘｏ ”””｛８｝に
おいてＸＲ＞０となればよい。

基板にシリコンを用いた場合、×。

は第１０図に示す■の関係となる。またｎ型層中の不純
物量すなわち不純物面密度はＸｏ×ＣＢから求められて
第１０図中の■の関係となる。すなわち本発明は第１０
図中■の直線より下の部分の領域で成立するものである
。また基本型電荷結合素子を含む電荷移送装置の信号と
なる移送電荷量の最大値は動作態にもよるが１〜５×１
ぴ２／めである。

電極下のＳｊ表面に誘起される電荷密度Ｐｅは基本的に
は、次式で表わされる。ｏｅ＝声 ルま絶縁膜の誘電率、Ｔｉは絶縁膜の厚さ、Ｖは印加電
圧、ｑは素電荷量である。

たとえば、通常よく用いられるＳｉ０２膜の値を採ると
、ご＝３．４５×ごｏ （ごｏ ＝８．８５４×１０‐
１４Ｆ／肌）Ｖ＝１０Ｖ、Ｔｉ＝５００△とすると、Ｄ
ｅ＝３．８×１ぴ２／地と求められる。

Ｔｉ、Ｖは任意に変えられる値であるが、絶縁膜が薄く
なると絶縁耐圧が低くなるので、自ずと限界がある。

また電圧Ｖも一般には、標準値５Ｖ、１２Ｖが多く用い
られる。５Ｖ系では、Ｔｉ＝２００Ａ、３５０△、５０
０Ａがよく用いられる。

この場合、それぞれＤｅ＝４．８×１ぴ２／幼、 ２．７×１ぴ２／地、 １．９×Ｉび２／ｃ堆 となる。

よって、最大移送電荷量は、約１〜５×１び２／地とな
る。

この移送電荷量に対してｎ型層１７の電荷量は信号の移
送電荷のほぼ１′１０以上すなわち不純物面密度ＣＢ×
Ｘｏが１び１肌‐２以上あればよい。これは、通常移送
電荷を送る場合Ｓ／Ｎ比として４０〜６のＢが必要とさ
れる。４正旧では、最大移送電荷量の１′１０以６ＭＢ
では、１／１０００が最少移送電荷量であり、雑音は、
これ以下でなければならない。

従って、実際のデバイスでは余裕をもって１′１００、
１／１０００の１ぴ音以上の値すなわち、１／１０の電
荷量を基準にして、有害なトラップを埋める。トラツプ
は、１／１０の電荷量程度あるわけではないが、埋める
ための時間等に影響するため、１／ｌｏ以上が好ましい
。上限については、特に、実際の使用を考慮して決定す
べきである。

ここでＣＢは、基板（バルク）の濃度 （Ｃｏｎｃｅｎｔｒａｔｉｏｎ）を表わすもので、アク
セプタ濃度ＮＡ、ドナー濃度ＮＤの総称である。

またｐ型基板の不純物濃度Ｎ＾は基本型電荷結合素子を
含む電荷移送装置において通常１び４〜１ぴ６／洲の範
囲で選ばれることが多い。これに比べてｎ型層不純物濃
度Ｎｏを十分精度よく制御できうるのは１び５／地以上
である。これらの限定条件を考慮すると第１０図におい
て本発明における使用可能なＮｏ、Ｘｏの値はそれぞれ
ｉび５／塊以上、１りｍ以下となる。またｎ型層１７の
不純物量は信号の移送電荷とほぼ同程度まで許容できる
。これ以上になると信号以外にｎ型層の電荷が出力に検
出されるようになり特性は劣化するだけでなく、このと
きのｎ型層の厚さＸＤは第１０図から１００△以下でな
ければならず、このような薄い層は実際に形成が非常に
困難であることから本発明の主旨ではｎ型層の不純物面
密度は最大１び３／がである必要がある。このときにｎ
型層の不純物濃度は１び９／めである。すなわち本発明
ではｎ型層の最小の不純物面密度は１び１／仇以上この
ときの不純物濃度は１び５／塊以上、従って厚さ×Ｄは
１ムｍ以下であり、最大の不純物面密度は１び３／塊以
下、このとき厚さ×。

は１００△以上、したがって不純物濃度は１び９／均以
下である。また以上の本発明の説明においてｎ型層１７
の不純物濃度を階段状に分布しているとしたが、実際に
はガウス分布に近いことが多く前述の数値をわずか変更
しなければならないが本質的に本発明の主旨とは無関係
である。

本発明は本発明の構造を実現する手段を限定はしない。

１仏ｍ以下の厚さの薄い基板と異なる導電性をもつ層１
７を形成するには通常半導体製作工程でよく用いられる
、熱拡散による方法、ィオン打込みによる方法、あるい
は不純物を含んだ絶縁膜たとえばリンあるいは棚素を含
んだシリコン酸化膜２０をシリコンの表面に直接堆積し
、その後摂氏数１００度の熱処理をしてわずかに拡散す
る方法などを用いればよい。これを第１１図に示す。こ
れらの濃度、厚さ、面密度等が前述の実施例と同様でよ
いのは、以下の理由による。

すなわち、一般に、電極３の間隙部のＳｉ基板表面には
、電極３の影響が及びにくい。

これは、蟹極３間隙が離れているためである。従って、
この部分のトラップの影響が最も大きい。

従って第６図の電極間隙部が最も動作に好適な構造であ
れば、この部分の不純物濃度やその構造がそのまま第１
２図の間隙部にあてはまることができる。基本的には、
間隙部のトラップが最も影響が大きいので、第１２図の
ように電極下に領域１７が存在すれば、本発明第６図と
同じ濃度、厚さ、面密度を間隙部に設けてやればよいの
である。

以上本発明を説明するのに半導体基板にｐ型シリコン、
基板と異なる導電性をもつ層１７にｎ型シリコンを用い
、したがって移送電荷を電子としたが、導電性を互いに
逆にすれば移送電荷が正孔となり印加電圧群の正負を逆
にするのみであり、本質的に本発明の主旨に違いはない
。

【図面の簡単な説明】

第１図および第２図は従来の基本型電荷結合素子の断面
構造とその電位分布を示す図、第３図は磁極間間隙部の
電位分布を示す図、第４図および第５図は埋め込みチャ
ネル型電荷結合素子の断面構造とその電位分布を示す図
、第６図および第７図は本発明の電荷移送装置の断面構
造とその電位分布を示す図、第８図および第９図は本発
明を説明する、ｌｏ−Ｖｃ曲線およびバンド構造、第１
０図は本発明の限定領域を示す図、第１１図は本発明の
実施例を示す図である。 図面付号の説明、１・・・・・・半導体基体、２・・・
・・・絶縁膜、３・・・・・・移送電極、４・・・・・
・移送電荷、５・・・・・・ドレイン、６・・・・・・
ドレィン電極、７・・・・・・ドレイン電源、８・・・
・・・負荷抵抗、９・・・・・・ソース、１０・・・・
・・ソース電極、１１・・・・・・電位、１２・・・・
・・捕獲準位分布、１３・…・・電極間間隙部、１４・
・・…基板と異なる導電性をもつ層、１５・・・・・・
ソース電源、１６・・・・・・電位の谷、１７・・・・
・・薄い基板と異なる導亀性をもつ層、１８・・・・・
・絶縁膜と基板との界面、１９・・・・・・基板と基板
と異なる導電・性をもつ層の接合部、２０・・・・・・
不純物を含んだ絶縁膜。 オー図 】・ ２ 図 才４図 オ３図 ★Ｓ図 ★つ図 オ８図 了午函 矛ら図 オーー 図 オー０ 図

Claims (1)

【特許請求の範囲】
1. １ 主表面上に絶縁膜を有する第１導電型の半導体基体
   と、前記絶縁膜上に所定の間隔をへだてて設けられた複
   数の移送電極からなる電極列とを具備し、上記移送電極
   下の絶縁膜下の半導体基体表面部を外部印加パルスによ
   つて第２導電型の電荷を次々と移送する電荷移送装置に
   おいて、上記半導体基体表面領域に、不純物濃度１０＾
   １＾５〜１０＾１＾９／ｃｍ＾３、厚さ１μｍ〜１００
   Å、不純物面密度１０＾１＾１〜１０＾１＾３／ｃｍ＾
   ２の範囲の第２導電型の導電性をもつ表面層を設けてな
   り、上記第２導電型の電荷は、上記表面層の設けられた
   上記半導体基体表面部を上記外部印加パルスによつて次
   々と移送され、上記表面層は、上記電極列下の上記半導
   体基体表面領域に、上記電極列に沿つて連続して形成さ
   れた第２導電型不純物層であることを特徴とする電荷移
   送装置。