JPH0344970A - 半導体記憶装置のセル構造 - Google Patents

半導体記憶装置のセル構造

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JPH0344970A JP1179145A JP17914589A JPH0344970A JP H0344970 A JPH0344970 A JP H0344970A JP 1179145 A JP1179145 A JP 1179145A JP 17914589 A JP17914589 A JP 17914589A JP H0344970 A JPH0344970 A JP H0344970A
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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に関するもので、とくに、高
集積化した消去可能なプログラマブル読み出し専用半導
体記憶装置のセル構造に使用されるものである。
（従来の技術） 従来の消去可能なプログラマブル読み出し専用半導体記
憶装置（以下、ＥＰＲＯＭと略記する）は、第５図（ａ
）乃至（ｃ）に示すようなセル構造をもっている。　第
５図（ａ）は、セルの平面図を示し、第５図（ｂ）は、
第５図（ａ）のｘ−ｘ’断面図を示し、第５図（ｃ）は
、第５図（ａ）のＹ−Ｙ’断面図を示している。セルト
ランジスタは、通常のＭＯ８型トランジスタに類似して
いるが、そのゲート構造が第２の多結晶シリコン５から
成る制御ゲートとシリコン基板ｌとの間にある浮遊状態
の浮遊ゲートと呼ばれる第１の多結晶シリコン４からな
る点で相違がある。そして、この浮遊状態にある浮遊ゲ
ートの電子充電状態により、データを記憶し、データ′
″１　ｔｔが電子未充電　＃　Ｑ　ＩＩが電子充電状態
に対応している。
浮遊ゲートの電子未充電状態に対して電子充電状態のセ
ルトランジスタのしきい値電圧ｖｔ、は、充電電荷ΔＱ
の存在によりΔＶｔｈ（＝−ΔＱ／ｃ２）だけ高くなっ
ている（第７図）。データの読み出しについて、第６図
（ａ）、　（ｂ）に示す。たとえば、制御ゲートにＶｏ
＝５Ｖ、　ドレインにＶＤ＝１．２ｖ印加した時、電流
Ｉ。が流れればＤａｔａ　”　１　”　　（第６図（ａ
））、流れなければＤａｔａ　”　Ｏ”　（第６図（ｂ
））を表わす。浮遊ゲートに電子が未充電のときと充電
されたときのＩ　Ｄ−ｖｏ特性は、第７図に示す通りで
ある。
Ｄａｔａ”Ｏ’″の書込みをするときは、電子未充電の
“１″の状態のセルトランジスタの制御ゲートとドレイ
ンに高電圧（Ｖ　ｏ≧ｌ０Ｖ）を印加する。
このとき、　ドレイン近傍の空乏層は高電界（ｉｏ”Ｖ
　／　ｔｙｎ以上）となり、Ｉｎｐａｃｔｉｏｎｉｚａ
ｔｉｏｎによるホットエレクトロンが発生する。このホ
ットエレクトロンが浮遊ゲートの電位（Ｖ　Ｆ　）に引
かれて浮遊ゲートに注入される。注入が進むと逆に充電
電子のクーロン斥力が働き、注入は飽和状態に達する（
第８図）。
このとき、ホットエレクトロンの注入は、（注入力）（
７￥：力） であられされる。したがって、この弐〇から注入効率を
上げるためには、制御ゲートル浮遊ゲート間容量Ｃ２又
は、浮遊ゲートルドレイン間容量Ｃ３を増やす必要があ
る。
なお、第５図において、３は、浮遊ゲートを構成する第
１のゲート絶縁膜、６は、制御ゲートを構成する第１お
よび第２の多結晶シリコン４，５にはさまれた第２のゲ
ート絶縁膜、および７は、ｎ手拭散層であり、ビット線
として使われる。
（発明が解決しようとする課題） 前に述べたとおり、ＥＰＲＯＭにおいてＤａｔａ“Ｏ＋
＋を書き込むときにホットエレクトロンの注入効率を上
げるためには、（１）式から制御ゲートル浮遊ゲート間
容量Ｃ２を増やすか、浮遊ゲートルドレイン間容量Ｃ３
を増やす必要がある。従来は、Ｃ２を増やすため、第５
図（ａＬ　（ｂ）、　（ｃ）に示すように第１の多結晶
シリコン４をフィールド酸化膜上に、活性化領域（ゲー
ト酸化膜３）上の約２倍〜３倍の面積になるように形成
する。そのため、０２〜２Ｃ１を充たすことができる。
しかし、フィールド酸化膜２上の第工の多結晶シリコン
４が存在する面積が大きいため高集積化には限界があっ
た。また、Ｃ８は、ｎ手拭散層（ビット線）と浮遊ゲー
トとのオーバーラツプで形威されるが、第５図に示す通
常のセル構造でＣ１を大きくするには。
ゲート長を大きくし、ｎ手拭散層、即ち、ドレイン領域
を深くしなければならず、非常に困難の伴うものであっ
た。
本発明は、上記問題に鑑みてなされたものでトレンチ技
術を用いてＥＰＲＯＭを高集積化するとともに、制御ゲ
ートル浮遊ゲート間容量および浮遊ゲートルドレイン間
容量を増大させて書き込み時のホットキャリア注入効率
を上げようとするものである。
〔発明の構成〕
（課題を解決するための手段） 本発明は、ドレイン領域、チャネル領域を貫通して、ソ
ース領域に達するトレンチをＥＰＲＯＭセルに設け、浮
遊ゲートをトレンチ内に形成し、しかも、その１部を半
導体基板より突出させ、さらに、制御ゲートを浮遊ゲー
トの表面に形威したことによりＥＰＲＯＭの高集積化を
可能にしたものである。
（作　用） トレンチ構造を採用したことにより、制御ゲートル浮遊
ゲート間容量及び浮遊ゲートルドレイン間容量を効果的
に面積をとらないで増大させることができる。
（実施例） 以下に本発明の一実施例を第１図及び第２図に示す。第
１図は、本発明におけるＥＰＲＯＭのセルパターンであ
り、第２図は、第１図のＡ−Ａ′における断面図を示す
。
第２図において、シリコン基板１上にセル部のみ選択的
にｎ十埋込み’１２１　（Ｎｏ＝　Ｉ　Ｘ　１０”　ａ
ｌｌ−３）　１２を拡散定数の小さなｓｂをドープして
形威し、　セルトランジスタのソース領域とする。　ｎ
＋埋込み［１２に膜厚２．５μｍ程度のＰ型のエピタキ
シャル成長周（ＮＡ却４Ｘ１０”■−３）■０を形成し
、たて構造のセルトランジスタのチャネル領域とする。
つぎにエピタキシャル成長層１０上に幅１．５μｓ、深
さ１．０−のｎ手拭散層７を形威し、これをビット線と
する。　ｎ中核散層７上には、トレンチを形成する部分
に貫通孔を設けた絶縁膜１１を熱酸化及びＣＶＤなどの
技術で堆積させる。この絶縁膜１１は、たとえば酸化シ
リコン（ＳｉＯ□）からなり、トレンチマスクとして利
用される。このトレンチマスクを用いてビット線上に１
．０．ｃｍ　Ｘ　１．０μのトレンチ２０を形成する。
トレンチ内表面に約（５０入のゲート酸化膜３を形成し
、その上に、０．２〜０．３岬程度の第１の多結晶シリ
コン４をＣＶＤなどにより形成する。これは、浮遊ゲー
トに用いられるものであり、シリコン基板１より（即ち
、絶縁膜１１より）約１−突出させた構造になっている
。
第（の多結晶シリコン４上に、たとえば、二酸化シリコ
ンのような第２のゲート酸化膜６を２００〜３００Å程
度堆積する。その上に第２の多結晶シリコン５を堆積し
て制御ゲートを構成する。制御ゲートは第２図に示すと
おり、突出した浮遊ゲート４を完全に覆っている。
また、第３図に示す実施例では、トレンチマスクである
１１１ｍの厚さの絶縁膜１１を完全に残しているので、
露出した第１の多結晶シリコン４の外表面は殆んどこの
絶縁膜１１で覆われている。したがって、制御ゲートは
、第１の多結晶シリコン４の内表面にのみ形成されてい
る。
また、第４図に示す実施例では、第１の多結晶シリコン
４は、トレンチ内部に完全に埋め込まれており、さらに
、シリコン基板より２μｓ程突出している。したがって
、制御ゲートは突出した第１の多結晶シリコン４の全表
面に形成される。
いずれの実施例の場合でも、まず、たて型構造のセルに
することによってセル面積をおよそ半分にすることがで
きたことおよび浮遊ゲートルドレイン間容量Ｃ３が従来
では殆んどゼロに近かったのにｎ手拭散層７を深くする
だけで増大させることができること・、つぎに、浮遊ゲ
ートを基板より突出させることによって制御ゲートル浮
遊ゲート間容量Ｃ２を大きくすることができるようにな
った。突出部分の高さは、チャネル領域であるＰ型エピ
タキシャル層１０の厚さの１／２以上にすることができ
る。
第２の絶縁膜は、Ｓｉｎ、を用いなくても良く、５１０
２／ｓｉ、Ｎ、／ｓｉｏ、又はＳ　１０２　／　Ｓ　ｘ
ｓ　Ｎ　４でも可能である。
また、前記制御ゲートル浮遊ゲート間容量Ｃ２は、前記
突出部を上下させることで容易に変えることができ、そ
のためフォトマスク形成後でも容量調整が可能になった
。
〔発明の効果〕
以上説明したように、本発明によれば、セル面積を大幅
に減少させることができたのでＥＰＲＯＭの高集積化が
可能になる。
【図面の簡単な説明】
第１図は本発明のＥＰＲＯＭのセル構造の平面図、第２
図はそのＡ−Ａ’断面図、第３図及び第４図は本発明の
他の実施例、第５図（ａ）乃至（ｃ）は従来構造のＥＰ
ＲＯＭセル、第５図（ａ）はセルの平面図、第５図（ｂ
）は第５図（ａ）のｘ−ｘ’方向断面図、第５図（ｃ）
は第５図（ａ）のＹ−Ｙ’方向断面図、第６図（ａ）及
び（ｂ）は従来構造のＥＰＲＯＭのデータ読み出し図、
第７図は浮遊ゲートに電子が未充電の状態のときと充電
状態のときの　ｌｏ−ＶＯ特性、　そして、第８図はホ
ットエレクトロンが浮遊ゲートに注入されるときの様子
を示す図である。 ｌ・・・半導体基板（シリコン基板）、２・・・フィー
ルド酸化膜、 ３・・・第１のゲート絶縁膜、 ４・・・第１の導電体（多結晶シリコン）、５・・・第
２の導電体（多結晶シリコン）、６・・・第２のゲート
絶縁膜、 ７・・・ｎ手拭散層（ビット線）、 ８・・・空乏層、　　　　　　９・・・チャネル反転領
域、ＩＯ・・・Ｐ型半導体エピタキシャル層、１１・・
・絶縁膜、　　　　　１２・・・ｎ＋ソース領域、２０
・・・トレンチｔ （８７３３）代理人弁理士　猪　股　祥　晃（ほか１名
）箒 ２ 図 茅 図 亭５ 図（ｂン 箒ろ じＪ（ａン 事 図（ｂ）

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に形成されたドレイン領域、チャネル領域を
    貫通しソース領域に達するトレンチと、前記トレンチ内
    表面に形成した第１のゲート絶縁膜と前記第１のゲート
    絶縁膜に対向し、かつ、半導体基板より突出するように
    形成した第１の導電体とからなる浮遊ゲートと、前記第
    １の導電体上に形成した第２のゲート絶縁膜と前記第２
    の絶縁膜に対向するように形成した第２の導電体とから
    なる制御ゲートとを具備したことを特徴とする半導体記
    憶装置のセル構造。
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