JPH0587030B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は小面積化を可能とする浮遊ゲート型不
揮発性半導体記憶装置に関する。 ［従来の技術］ 消費電力がすくなく、動作速度の早いトランジ
スタとして、静電誘導トランジスタ（SIT）が知
られている。従来のMIS型の浮遊ゲートを用いた
不揮発性半導体記憶装置では、個々の記憶素子を
構成するソース、動作領域、ドレイン、浮遊ゲー
ト、制御ゲート等は半導体基板の表面に横方向に
配列されて形成されている。このために半導体基
板上の１個の記憶素子の占める面積が大きく高集
積化に難点があつた。 ［本発明によつて解決される問題点］ 本発明は集積度の高いSIT型の不揮発性半導体
記憶装置を提供することを目的とする。 ［問題点を解決するための手段］ 本発明の不揮発性半導体記憶装置は、第１導電
型の半導体基板と、該半導体基板の表面部に形成
されてドレイン領域およびソース領域の一方とな
る第２導電型の不純物埋込層と、該不純物埋込層
の表面に形成された第２導電型のエピタキシヤル
層と、該エピタキシヤル層の表面から該不純物埋
込層に達するまで垂直方向に伸びる作動領域を該
エピタキシヤル層から区画形成するために、該作
動領域を囲んで該エピタキシヤル層の表面から該
不純物埋込層に達するまで該垂直方向に伸びる絶
縁物隔壁と、該作動領域に対し一定間隔をへだて
て該垂直方向に伸び、かつ該不純物埋込層に対し
トンネル効果が発生可能な膜厚を有する絶縁膜を
へだてて該絶縁物隔壁内に設けられた少なくとも
１個の浮遊ゲートと、該浮遊ゲート毎に該作動領
域と反対側で、かつ垂直方向に伸び該浮遊ゲート
と一定間隔をへだてて該絶縁物隔壁内に設けられ
た制御ゲートと、該作動領域の表面部に形成され
該ドレイン領域および該ソース領域の他方となる
第２導電型の不純物領域と、を有することを特徴
とするものである。 即ち本発明の不揮発性半導体記憶装置は個々の
記憶素子を構成するドレイン、作動領域、浮遊ゲ
ート、制御ゲート及びソースが半導体基板の厚さ
方向即ち縦方向に配設されている。このために記
憶素子の集積密度が高くなる。 本発明の不揮発性半導体記憶装置を構成する半
導体基板はＰ型、Ｎ型のいずれでもよく、半導体
基板の型を本発明では第１導電型と称する。 この半導体基板の表面部に第２導電型の不純物
埋込層が形成される。ここで第２導電型とは第１
導電型と対象をなす導電型の意味である。即ち第
１導電型がＰ型の場合に第２導電型はＮ型とな
る。 この不純物埋込層の上に第２導電型のエピタキ
シヤル層が構成されている。エピタキシヤル層の
厚さは２〜10μ。その不純物濃度は１×10¹⁴〜５
×10¹⁴cm^-3程度のものである。 このエピタキシヤル層に作動領域が形成されて
いる。実用的には１個の埋込層に対して多数の作
動領域を形成するのがよい。作動領域は実質上エ
ピタキシヤル層の表面から埋込層に向う、いわゆ
る、縦方向に形成された酸化物等の絶縁物隔壁で
区画、形成される。この絶縁物隔壁はエピタキシ
ヤル層の表面から不純物埋込層にまで達するもの
で、実質上エピタキシヤル層を各作動領域に区画
する。 浮遊ゲート及び制御ゲートは実質的にこの絶縁
物隔壁の中に形成されている。浮遊ゲートは作動
領域部から一定の厚さの酸化物層等絶縁部層
（500〜1000Å）をへだてた縦方向に伸びる板状の
もので通常多結晶シリコンで形成される。なお浮
遊ゲートと不純物埋込層との間の酸化物等の絶縁
部の厚さ70〜200Åであり、トンネル効果が生じ
る程度の厚さで隔てられている。１個の作動領域
に対して２個、４個等の複数個の浮遊ゲートを設
けることができる。各浮遊ゲートは縦方向に並列
して配列することが必要である。 各浮遊ゲートのその隣接する作動領域と反対側
の部分の絶縁物隔壁内に制御ゲートが形成されて
いる。この制御ゲートも多結晶シリコンで形成さ
れる。 更に作動領域表面部分にソース領域、ドレイン
領域の他方となる不純物領域が形成されている。 又不純物埋込層と基板表面との導電性を確保す
るために、作動領域以外の部分のエピタキシヤル
層の表面に不純物領域が形成される。そしてこの
不純物領域および動作領域は第１導電型のアイソ
レーシヨンで他の半導体基板の部分と電気的に絶
縁さる。なおエピタキシヤル層の表面および各不
純物領域は酸化物層で被覆され、この酸化物層を
貫通する部分にアルミニウム電極が形成されてい
る。なお、ドレイン、ソースとなるいずれかの電
極とその電極が隣接する不純物領域との間に薄い
トンネル効果が生じる程度の絶縁膜を設けること
が好ましい。このトンネル絶縁膜はソースとドレ
イン間のカツトオフ時には濡れ電流をなくし、ハ
イインピーダンスとなる。 なお、絶縁膜としてはSiO₂膜が一般的である
が、その他Al₂O₃，Si₃N₄およびそれらの複合膜
を使用することができる。 ［本発明装置の作用］ 本発明の不揮発性半導体記憶装置では、不純物
埋込層および動作領域に形成された不純物領域の
いずれか一方をソース、他方をドレインとするも
のである。浮遊ゲートへの書き込みは書き込みた
い浮遊ゲートに隣接する制御ゲートにプラス電圧
を加え、他のソースおよびドレインをアースする
ことにより、浮遊ゲートには不純物埋込層からト
ンネル絶縁膜を介してトンネル電流が流れ、浮遊
ゲートに電子が蓄積される。浮遊ゲートはその全
周囲を絶縁物膜で囲まれているため、浮遊ゲート
中の電子は逃げ出すことなく浮遊ゲートに保持さ
れる。すなわち不揮発性となる。 浮遊ゲートの消去は、消去したい浮遊ゲートに
隣接する制御ゲートのみを低い電位とし、他の制
御ゲート、ソースおよびドレインを高い電位にす
ることにより、低い電位の制御ゲートに隣接する
浮遊ゲートから電子がトンネル絶縁膜を介して不
純物埋込層に流れる。これにより、浮遊ゲートの
消去ができる。なお、全ての浮遊ゲートを消去す
るには、全ての制御ゲートを低い電位とし、全て
のソースおよびドレインを高い電位とすることに
より、全ての浮遊ゲートから電子が流出し、全て
の浮遊ゲートの消去ができる。 浮遊ゲートに電子が蓄積された、すなわち書き
込まれた状態では、浮遊ゲートの静電誘導によ
り、隣接する作動領域に空乏層ができる。このた
め作動領域の抵抗が増大し、ソースからドレイン
に流れる電気抵抗が増大する。浮遊ゲートが書き
込まれていない場合は作動領域に空乏層が形成さ
れない。このためにソースとドレイン間の電気抵
抗は小さい。この抵抗の差により１個の浮遊ゲー
トに対して２個の信号を取りだすことができる。 ［実施例 １］ 本発明の第１実施例の不揮発性半導体記憶装置
の要部断面を第１図、第２図に示す第１図は縦方
向の断面であり、第２図は第１図のＡ−Ａ矢視断
面である。この装置はＰ型シリコン基板１、この
シリコン基板１の一定範囲に形成されたＮ型の不
純物埋込層２、この表面に形成されたＮ型のエピ
タキシヤル層３、このエピタキシヤル層３を各作
動領域３１に区画する酸化物層１１等で構成され
ている。この酸化物層１１の内側に不純物埋込層
２とエピタキシヤル層３の表面との導電性を確保
する導電領域３２が形成されている。作動領域３
１の周囲の酸化物層１１内には酸化膜４２を隔て
て浮遊ゲート５１，５２が互いに対向して形成さ
れている。さらに各浮遊ゲート５１，５２の外側
に熱酸化膜をへだてて制御ゲート６１，６２が設
けられている。なお、浮遊ゲート５１，５２と不
純物埋込層２との間は薄いトンネル酸化膜４３で
隔てられている。作動領域３１、導電領域３２の
上面部にはＮ型の不純物領域７１，７２が形成さ
れている。制御ゲート６３，６４は配線パターン
６３，６４に結線され、その表面に形成された層
間絶縁膜４４に被覆されている。制御ゲート６
１，６２、不純物領域７１，７２は酸化物層に設
けたコンタクト穴を介して電極９１，９２，９
３、９４に結線されている。本実施例の不揮発性
半導体記憶装置は以上の構成である。 次に第３図〜第９図により本実施例の不揮発性
半導体記憶装置の製造方法を説明する。まず、第
３図に示すように（100）Ｐ型のシリコン基板１
（６〜8Ωcm）を第五属の元素（As，Ｐ）を拡散
させＮ型の不純物埋込層２を所定の領域に形成す
る。その後Ｎ型で１×10¹⁴cm^-3〜５×10¹⁴cm^-3の
エピタキシヤル層３を２〜10μｍの厚さで成長さ
せる。次に各領域を電気的に分離させるため、第
４図に示すようにSi基板１とエピタキシヤル層３
に溝ほり後CVD法でSiO₂によりアイソレーシヨ
ンをおこない酸化物層１１を形成する。その後第
５図に示すように1000℃のスチーム雰囲気中の酸
化でエピタキシヤル層３の表面に0.8〜1.0μｍの
熱酸化膜（SiO₂）４１を形成する。そして一般
に用いられるホトリソグラフイ、エツチング手法
により、溝３５を形成する予定領域にレジストパ
ターン４８を形成し、次にこのレジストパターン
４８をマスクとして反応性イオンエツチング又は
イオンミリング、反応性イオンミリング等で異方
性のエツチングを行なつて熱酸化膜４１を部分的
にエツチングし、引き続きエピタキシヤル層３を
選択的に異方性エツチングを行ない、エツチンの
底部が不純物埋込層２に到達するまでエツングを
進め溝３５を形成する。この状態を第５図の断面
に示す。 次にレジストパターン４８を除去して溝３５内
部を1000℃〜1050℃のドライ酸素中で熱酸化し、
溝３５の内壁面と底面を500〜1000Å酸化し、次
にこの熱酸化膜を除去する。この酸化、除去を行
なうことによつて反応性イオンエツチングでの汚
れ、エツチング面の荒れを除去し、引き続き形成
する予定の熱酸化膜の絶縁耐圧の向上及び熱安定
性が得られる。上記のように熱酸化膜を除去した
後、再酸化を1000℃〜1050℃のドライ酸素中で行
ない溝３の内壁面と側面に500〜1000Åの熱酸化
膜４２を形成する。これにより作動領域３１が区
画される。 次に反応性イオンエツチングで異方性エツチン
グにより溝３５の底面の酸化膜部分のみをエツチ
ング除去する。引き続きシリコン面が表われた不
純物埋込層２の底面にアルゴンで希釈したドライ
酸素中で酸化し、70〜200Åの所謂トンネル酸化
膜４３を形成する。この状態を第６図に示す。 次にLPCVD法により全面にひ素又はリンを多
量に含むN⁺型多結晶シリコン層５０を酸化膜３
１及びトンネル酸化膜３２が形成された溝３５が
埋まるように堆積する。その状態を第７図に示
す。 次に、反応性イオンエツチング等により表面に
形成した熱酸化膜４１の表面が現われるまで全面
の多結晶シリコン層５０をエツチング法により除
去する。引き続き上記の溝３５を形成した方法と
同様の方法で多結晶シリコン層５０及びエピタキ
シヤル層３等をエツチングして第２の溝３６を形
成する。このとき浮遊ゲート５１，５２が形成さ
れる。その状態を第８図に示す。 次に第９図に示すように、上記と同様に再酸化
法により熱酸化膜１４４を第２の溝３６の底面及
び壁面に500〜1000Å形成し、次いでN⁺型の第２
多結晶シリコン層６０を形成する。続いてこの第
２多結晶シリコン層６０を部分的にエツチング除
去して制御ゲート６１，６２および配線パターン
６３，６４を形成する（第１図に示す）。次に層
間絶縁膜４４を堆積し、その後電気的接続をとる
ためのコンタクト穴を形成し、コンタクト穴から
N⁺の不純物領域７１，７２（又はP⁺の不純物領
域（図示せず））を形成するため不純物を所定領
域にイオン注入で形成する。 次いでコンタクト穴の部分に一般に用いられる
アルミ蒸着層を形成し、ホトリソグラフイー、エ
ツチングにより配線層を含む電極９１，９２，９
３，９４を形成する。このようにして第１図に示
す本実施例の不揮発性半導体記憶装置を製造す
る。 なおこのN⁺不純物領域（P⁺不純物領域）７
１，７２は、第７図において多結晶シリコン層５
０をエツチングした状態において形成しても形成
することができる。また第２の溝３６の形成を行
なう前に表面の酸化膜を除去して所謂選択酸化法
（LOCOS法）等により表面の平滑化を行なうとと
もに、本実施例では示さなかつた所謂通常の
MOSトランジスタをエピタキシヤル層３領域及
びＰ型アイソレーシヨン（図示せず）に形成する
こともできる。このときＰ型アイソレーシヨンは
Pwellの濃度で形成すればよい。通常のMOSト
ランジスタのシリコンゲートは第２多結晶シリコ
ン層６０で形成できる。又この時例えば通常の
MOSトランジスタのソース、ドレイン形成用N⁺
不純物領域、P⁺不純物領域でもつて本実施例の
N⁺不純物領域７１，７２等を形成できる。 以上のように形成した装置は本実施例では所謂
EEPROMとして使用される。 本実施例の動作の一例を第１０図に示す。この
第１０図は書き込み動作を示すもので、書き込み
たい浮遊ゲート５１に容量結合している制御ゲー
ト６１の電極９１にプラス（＋）電圧を加える。
他の全ての電極９２，９３，９４はアースする。
これにより、浮遊ゲート５１と不純物埋込層２の
間に形成したトンネル酸化膜４３中をトンネル電
流が流れ、浮遊ゲート５１に電子が蓄積される。
その結果例えば制御ゲート６１に電圧が印加され
なくとも浮遊ゲート５１中の電子による電荷によ
つて第１１図に示すように作動領域３１へ空乏層
３１ａが伸びる。この空乏層３１ａの広がりは浮
遊ゲート５１中の電子の量により決まる。又多量
に電子が書き込まれている時は、この空乏層５１
ａの拡がりはある一定の値になる。所謂MOSダ
イオードにおける反転層が形成された時の空乏層
の幅であり、この幅Yd−maxは次式で示される。

【化】 ここでNdは本実施例の場合エピタキシヤル層
３の濃度である。例えばエピタキシヤル層３が１
×10¹⁴cm^-3の時は、Xd−max＝2.7μｍ、１×10¹⁵
cm^-3の時は、Xd−max＝1.0μｍである。 本実施例のように、向いあつた２つの
EEPROMを使用し、かつ、１×10¹⁴cm^-3のエピ
タキシヤル層を使用した場合、制御領域３１の浮
遊ゲート５１，５２間距離を例えば4μｍとすれ
ば、２つの浮遊ゲート５１，５２に電子が書き込
まれた時両方から空乏層が伸び、くつつき合うこ
とにより不純物埋込層２とコンタクト部に形成し
た不純物領域７１がカツトオフし電流が流れなく
なる。第１１図は一方の浮遊ゲート５１のみに電
子が書き込まれている状態を示し、この状態では
電流は流れる。 次に、本実施例のEEPROMを消去する場合を
説明する。第１２図は浮遊ゲート５１を消去する
時の状態を示す。すなわち消去したい部分の制御
ゲート５１の容量結合している制御ゲート６１の
電極９１にのみ、例えば、０ボルトにし、他の電
極９２，９３，９４は高い電位にする。これによ
り不純物埋込層２へ浮遊ゲート５１から電子がト
ンネル電流として流れ、消去される。 本実施例の不揮発性半導体記憶装置においては
１個の作動領域３１に２個の浮遊ゲート５１，５
２をもつ。このため１個の作動領域３１のいずれ
の浮遊ゲート５１，５２も書き込まれていない場
合（０，０）、１個の浮遊ゲート５１のみが書き
込まれている場合（１，０）、他の１個の浮遊ゲ
ート５２のみが書き込まれている場合（０，１）、
および２個の浮遊ゲート５１，５２が共に書き込
まれている場合（１，１）の４つ状態を記憶する
ことができる。 記憶されている状態の検知は容量結合している
制御ゲートに電圧を印加し、ソースとドレイン間
の抵抗変化で検出できる。例えば、浮遊ゲートが
書き込まれている場合、この浮遊ゲートに容量結
合している制御ゲート６１に電圧を印加してもソ
ースとドレイン間の抵抗変化は小さい。これに対
して浮遊ゲート５１が書き込まれていない場合
は、その制御ゲート６１に電圧を印加するとソー
スとドレイン間の抵抗は大きく増大する。このよ
うにして、浮遊ゲートに書き込まれているか否か
が検知でき、記憶装置として使用できる。 本第１実施例では、１個の制御領域に対して２
個の浮遊ゲートをもつものである。この浮遊ゲー
トの数は用途に応じて１個以上であればよく、た
とえば、第１３図に示したように、１個の作動領
域３１に対して、４個の浮遊ゲート５１，５２，
５３，５４を設けることができる。この場合には
各浮遊ゲートに容量結合する各１個の制御ゲート
６１，６２，６３，６４が必要である。なお、第
１３図は第１実施例の第２図に相当する断面図
で、不揮発性半導体記憶装置のもつ１個の作動領
域の中央横断面部分図である。 （実施例 ２） 本発明の第２実施例の不揮発性半導体記憶装置
の要部縦断面図を第１４図に示す。この実施例の
不揮発性半導体記憶装置は第１実施例の不揮発性
半導体記憶装置と大部分同一の構造をもち、作動
領域（バルクチヤンネル）３１の表面部の不純物
領域（例えば本発明でいうソース領域）７１と電
極９２との間に膜厚数十オングストローム程度の
トンネル酸化膜４５を設けた点のみが異なる。 なおこの実施例においても、浮遊ゲート５１へ
の電荷の注入すなわち情報の記憶、及び、情報の
読出、浮遊ゲート５１の電荷の消去の各動作は全
く実施例１と同じである。なお、第１実施例と同
一の部分を示す符号数字は本第２実施例でもその
まま同一の符号数字を使用している。このトンネ
ル酸化膜４５は不純物領域７１，７２を形成した
後、電極９１，９２，９３，９４を形成する前に
作動領域３１の不純物領域７１の表面のみを選択
的に酸化して形成するものである。このトンネル
酸化膜４５はトランジスタのカツトオフ時におけ
る微小な漏れ電流を後述する理由により遮断する
ので、読出に際しオフしているメモリセルから出
力される電流が減少し、読出精度が向上する。 すなわち、トランジスタ（ここでは縦型チヤン
ネルMISSIT）の制御ゲート６１や浮遊ゲート５
１からの電位の影響により、ソース７１近傍のチ
ヤンネル電位（電位障壁）がソース７１の電位よ
りチヤンネル電流阻止方向に高くなつて、トラン
ジスタがカツトオフし、かつ、チヤンネルすなわ
ち作動領域３１が制御ゲート６１や浮遊ゲート５
１とドレイン２との静電的な電界形成により空乏
化した場合、ソース・ドレイン間の印加電圧は、
トンネル酸化膜４５の静電容量と上記チヤンネル
空乏層のソース・ドレイン間の静電容量とで分担
される。 チヤンネル（作動領域）３１の空乏層の縦方向
（チヤンネル方向）の幅はトンネル酸化膜４５の
厚さより極端に大きいので、ソース・ドレイン間
の印加電圧のほとんど大部分はこのチヤンネル空
乏層に印加され、その結果、トンネル酸化膜４５
に印加される電圧が小さくなり、したがつてトン
ネル酸化膜４５を流れるトンネル電流は０とな
り、カツトオフ時のリーク電流が極めて良好に遮
断される。 すなわち、トンネル絶縁膜の印加電圧−トンネ
ル電流特性は周知のように、あるしきい値電圧ま
では０とみなせ、それを超えると指数関数的に増
大するので、カツトオフ時にチヤンネル（作動領
域）３１に空乏層が形成されると、トンネル酸化
膜４５の分担電圧がこのしきい値電圧以下となつ
て、カツトオフ時のリーク電流が遮断される。 このリーク電流遮断作用は、本実施例のよう
に、トンネル絶縁膜をソース領域に設ける場合に
特に顕著となる。すなわち、SITではソース近傍
のチヤンネル電位とソース電位との間の小さな電
位差がチヤンネル電流を決定するので、実質的に
ソース領域７１の電極９２との間に定電圧ダイオ
ードを直列接続したと同じ状態となり、その分だ
け、このSITのしきい値電圧がチヤンネルオフ方
向に一律に高くなることとなり、多少、SIT自身
のしきい値電圧値がばらついても、トンネル酸化
膜４５のしきい値電圧（降伏電圧）が加算された
分だけ、合成しきい値電圧の変動率を低減するこ
とができる。 結局、本実施例のようにソースに直列にトンネ
ル酸化膜４５を接続すると、上記したようにこの
トンネル酸化膜４５に印加される電圧はしきい値
電圧以下となつて、電極９２からトンネル酸化膜
４５を超えてソース７１にキヤリヤが注入され
ず、たとえ、SITにおいてソース／ソース近傍の
チヤンネル間の電位障壁が低くても、ソース７１
からチヤンネル（作動領域）３１にキヤリヤ（電
子）が注入されることがない。 なお、このトンネル酸化膜４５の膜厚は、通常
の使用電圧において40〜50オングストロームとす
ることが好適である。 トンネル酸化膜４５の製造は、ウエハを100％
酸素雰囲気又は酸素をアルゴン又は窒素などで希
釈した雰囲気にてハロゲンランプなどで加熱して
形成することができる。 100％酸素の場合には1050℃において、15〜25
秒の加熱により40〜50オングストロームの酸化膜
を形成することができる。 更に、本発明の不揮発性半導体記憶セルは、縦
溝内に浮遊ゲート及び制御ゲートを収容する構成
を採用しているので、セル寸法を縮小しても、ト
レンチ深さを深くできるので、たとえば、
VMOSトランジスタなどをセルトランジスタと
した場合に比べて浮遊ゲートの蓄積電荷量が減少
することがなく、高集積化が可能となるという優
れた特徴を有している。 更に、本発明の記憶セルは、バルクチヤンネル
構造を有するので、本質的に共通のバルクチヤン
ネルの周囲に互いに異なる複数の浮遊ゲートや制
御ゲートを配設することができ、１バルクチヤン
ネル（作動領域）当たり複数ビツトを記憶できる
という利点もある。

【図面の簡単な説明】

第１図および第２図は本発明の第１実施例の不
揮発性半導体記憶装置を示し、第１図はその要部
縦断面図、第２図は第１図のＡ−Ａ矢視断面図、
第３図ないし第９図は第１実施例の不揮発性半導
体記憶装置を製造するときの主要工程ごとの装置
の要部を示す断面図であり、第３図はエビタキシ
ヤル層を形成した時の断面図、第４図は酸化物層
を形成したときの断面図、第５図は浮遊ゲート形
成のための溝を形成したときの断面図、第６図は
溝に酸化膜およびトンネル酸化膜を形成たときの
断面図、第７図は多結晶シリコンを埋め込んだ状
態を示す断面図、第８図は制御ゲートを形成する
ための第２の溝を形成したときの断面図、第９図
は第２の溝に多結晶シリコンを埋め込んだ状態を
示す断面図、第１０図ないし第１２図は第１実施
例の不揮発性半導体記憶装置の作動状態を示し、
第１０図は書き込み時の配線を示す断面図、第１
１図は検出時の配線の状態を示す断面図、第１２
図は消去時の配線状態を示す断面図である。第１
３図は第１実施例の変形例の要部を示し、作動領
域の横断面図である。第１４図は第２実施例の不
揮発性半導体記憶装置を示す要部縦断面図であ
る。 １……基板、２……不純物埋込層、３……エピ
タキシヤル層、３１……作動領域、１１……酸化
物層、４３，４５……トンネル酸化膜、５１，５
２，５３，５４……浮遊電極、６１，６２，６
３，６４……制御電極、７１，７２……不純物領
域。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基板と、 該半導体基板の表面部に形成されてドレイン領
   域およびソース領域の一方となる第２導電型の不
   純物埋込層と、 該不純物埋込層の表面に形成された第２導電型
   のエピタキシヤル層と、 該エピタキシヤル層の表面から該不純物埋込層
   に達するまで垂直方向に伸びる作動領域を該エピ
   タキシヤル層から区画形成するために、該作動領
   域を囲んで該エピタキシヤル層の表面から該不純
   物埋込層に達するまで該垂直方向に伸びる絶縁物
   隔壁と、 該作動領域に対し一定間隔をへだてて該垂直間
   向に伸び、かつ該不純物埋込層に対しトンネル効
   果が発生可能な膜厚を有する絶縁膜をへだてて該
   絶縁物隔壁内に設けられた少なくとも１個の浮遊
   ゲートと、 該浮遊ゲート毎に該作動領域と反対側で、かつ
   該垂直方向に伸び該浮遊ゲートと一定間隔をへだ
   てて該絶縁物隔壁内に設けられた制御ゲートと、 該作動領域の表面部に形成され該ドレイン領域
   および該ソース領域の他方となる第２導電型の不
   純物領域と、を有することを特徴とする不揮発性
   半導体記憶装置。 ２ 作動領域を囲む絶縁物隔壁内には、該作動領
   域を対称中心とする２個の浮遊ゲート、２個の制
   御ゲートが設けられている特許請求の範囲第１項
   記載の不揮発性半導体記憶装置。 ３ 作動領域を囲む絶縁物隔壁内には、該作動領
   域を対称中心とする４個の浮遊ゲート、４個の制
   御ゲートが設けられている特許請求の範囲第１項
   記載の不揮発性半導体記憶装置。 ４ 不純物埋込層は、複数の記憶セルにおける共
   通のドレイン領域およびソース領域の一方の共通
   の領域を構成する特許請求の範囲第１項記載の不
   揮発性半導体記憶装置。