JPS60226128A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60226128A JPS60226128A JP59084362A JP8436284A JPS60226128A JP S60226128 A JPS60226128 A JP S60226128A JP 59084362 A JP59084362 A JP 59084362A JP 8436284 A JP8436284 A JP 8436284A JP S60226128 A JPS60226128 A JP S60226128A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- wiring
- silicon nitride
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、とシわけ同装置におけ
る被膜表面の平坦化方法に関するものである。
る被膜表面の平坦化方法に関するものである。
従来例の構成とその問題点
従来、平坦化技術の例としてはリンケイ酸ガラス（以下
、ＰＳＧという）膜を加熱溶融させて表面の平坦化を図
かるリフローの技術があるが、加熱温度が高いために、
この処理工程でソース・ドレイン拡散層中の不純物が再
分布して拡散層深さが深くなるため、素子のチャンネル
長が２μｍ以下の超ＬＳＩ素子では短チヤネル効果が問
題となってくる。また、半導体素子の高集積化、高速化
において要求される多層配線技術に関しても、配線にＡ
／を用いた場合、上層および下層Ａ４配線間の層間絶縁
膜を成すＰＳＧの表面平坦化には高温を必要とするりフ
ロー技術は適用できない。比較的低温で素子を平坦化す
る技術はいろいろあるが、そのなかの−例を第１図ａ−
ｄの工程流れ図を用いて説明する。
、ＰＳＧという）膜を加熱溶融させて表面の平坦化を図
かるリフローの技術があるが、加熱温度が高いために、
この処理工程でソース・ドレイン拡散層中の不純物が再
分布して拡散層深さが深くなるため、素子のチャンネル
長が２μｍ以下の超ＬＳＩ素子では短チヤネル効果が問
題となってくる。また、半導体素子の高集積化、高速化
において要求される多層配線技術に関しても、配線にＡ
／を用いた場合、上層および下層Ａ４配線間の層間絶縁
膜を成すＰＳＧの表面平坦化には高温を必要とするりフ
ロー技術は適用できない。比較的低温で素子を平坦化す
る技術はいろいろあるが、そのなかの−例を第１図ａ−
ｄの工程流れ図を用いて説明する。
なお、第１図はム４多層配線技術において最も平坦化の
要求される工程、すなわち、上層Ａ７１配線を形成する
にあたり要求される下層Ａ／配線を被覆した絶縁膜（層
間絶縁膜）の平坦化工程を示しており、簡明化のため、
あえてトランジスター領域の断面は示していない。
要求される工程、すなわち、上層Ａ７１配線を形成する
にあたり要求される下層Ａ／配線を被覆した絶縁膜（層
間絶縁膜）の平坦化工程を示しており、簡明化のため、
あえてトランジスター領域の断面は示していない。
図に示すように、１ず、シリコン基板１上に回路素子（
図には示されていない）およびＰＳＧから成る層間絶縁
膜２を設けた後、例えば膜厚０．８μｍの下層Ａ７！配
線３を形成する〔第１図ａ〕。
図には示されていない）およびＰＳＧから成る層間絶縁
膜２を設けた後、例えば膜厚０．８μｍの下層Ａ７！配
線３を形成する〔第１図ａ〕。
この後、例えば、膜厚１．０μｍのプラズマ蒸着法によ
る窒化ケイ素膜４を被着する〔第１図ｂ〕。
る窒化ケイ素膜４を被着する〔第１図ｂ〕。
さらに、この窒化ケイ素膜４上にホトレジスト５を回転
塗布する〔第１図Ｃ〕。
塗布する〔第１図Ｃ〕。
次に、約２００″Ｃの熱処理を施してホトレジスト５中
の溶媒を除去した後、エツチングガスとしてＣＦ４１０
２を用い窒化ケイ素膜４およびホトレジスト６のエツチ
ング速度がほぼ同一となるような条件下でホトレジスト
６を完全にエツチング除去する。なおこの時、下層に７
！配線３上に被着した窒化ケイ素膜４の一部も同時にエ
ツチングし、下層Ａβ配線３上に若干の窒化ケイ素膜を
残した時点でエツチングを終了する〔第１図ｄ〕。
の溶媒を除去した後、エツチングガスとしてＣＦ４１０
２を用い窒化ケイ素膜４およびホトレジスト６のエツチ
ング速度がほぼ同一となるような条件下でホトレジスト
６を完全にエツチング除去する。なおこの時、下層に７
！配線３上に被着した窒化ケイ素膜４の一部も同時にエ
ツチングし、下層Ａβ配線３上に若干の窒化ケイ素膜を
残した時点でエツチングを終了する〔第１図ｄ〕。
これで平坦化工程は終了し、その後、下層Ａｌ配線と上
層人Ｅ配線間の層間絶縁膜、スルーホール、上層Ａ／配
線を形成してＡ／ ２層配線構造が完成されるわけであ
るが、この場合、ホトレジスト６および窒化ケイ素膜４
を同時にエツチングする工程において、下層ムｌ配線３
の側壁に沿って窒化ケイ素膜４が速くエツチングされて
しまい、第１図ｄに示すような溝６が生じる。このよう
な溝が生じると、後の上層配線形成時に、上層配線の断
線が生じやすく問題である。この溝の発生の原因は、プ
ラズマ蒸着法によって窒化ケイ素膜を被着した時、下層
Ａｌ配線とシリコン基板面とのコーナーにおいて窒化ケ
イ素膜中のストレスが犬きくなり、エツチングの際に、
この部分が急速にエツチングされてしまうためである。
層人Ｅ配線間の層間絶縁膜、スルーホール、上層Ａ／配
線を形成してＡ／ ２層配線構造が完成されるわけであ
るが、この場合、ホトレジスト６および窒化ケイ素膜４
を同時にエツチングする工程において、下層ムｌ配線３
の側壁に沿って窒化ケイ素膜４が速くエツチングされて
しまい、第１図ｄに示すような溝６が生じる。このよう
な溝が生じると、後の上層配線形成時に、上層配線の断
線が生じやすく問題である。この溝の発生の原因は、プ
ラズマ蒸着法によって窒化ケイ素膜を被着した時、下層
Ａｌ配線とシリコン基板面とのコーナーにおいて窒化ケ
イ素膜中のストレスが犬きくなり、エツチングの際に、
この部分が急速にエツチングされてしまうためである。
尚、発生する溝の深さは、エツチング圧力が５００ ｍ
ｔｏｒｒの時Ｑ、５ μｍ 、 ：ｒ−７チング圧力が
１００ ｍｔｏｒｒＯ時０．２μｍである。尚、前者は
等方性エツチングであり、後者は異方性エツチングであ
る。このように、溝の深さは等方性エツチング時におい
て特に大きくなる。
ｔｏｒｒの時Ｑ、５ μｍ 、 ：ｒ−７チング圧力が
１００ ｍｔｏｒｒＯ時０．２μｍである。尚、前者は
等方性エツチングであり、後者は異方性エツチングであ
る。このように、溝の深さは等方性エツチング時におい
て特に大きくなる。
発明の目的
本発明はこのような問題を解決するもので、下層Ａ４配
線に沿って溝が生じない、すなわち、なめらかな平坦化
が可能な半導体装置の製造方法を提供せんとするもので
ある。
線に沿って溝が生じない、すなわち、なめらかな平坦化
が可能な半導体装置の製造方法を提供せんとするもので
ある。
発明の構成
本発明は下層ムｌ配線上に被着した窒化ケイ素膜をアニ
ール処理する工程を加え、これにより、同窒化ケイ素膜
のストレスを軽減することによって平坦化エツチングに
おけるエツチング速度の均一性を高め溝の発生を防止す
るものである。
ール処理する工程を加え、これにより、同窒化ケイ素膜
のストレスを軽減することによって平坦化エツチングに
おけるエツチング速度の均一性を高め溝の発生を防止す
るものである。
実施例の説明
一例として、ム１２層配線技術において、本発明１ｃｍ
Ａ、−Ａｌｌ Ｚ’ｌ絶録障の平坦化方法を採用したＭ
Ｏ８型半導体装置の製造方法の一実施例を第２図ａ〜ｄ
の工程流れ図を用いて説明する。尚、簡明化のため、図
にはＡ１２層配線部分のみを示し、あえてトランジスタ
ー領域の断面は示していない。
Ａ、−Ａｌｌ Ｚ’ｌ絶録障の平坦化方法を採用したＭ
Ｏ８型半導体装置の製造方法の一実施例を第２図ａ〜ｄ
の工程流れ図を用いて説明する。尚、簡明化のため、図
にはＡ１２層配線部分のみを示し、あえてトランジスタ
ー領域の断面は示していない。
図に示すように、まず、シリコン基板１上に所定のＬｏ
ｃｏｓ酸化膜、ゲート酸化膜、ポリシリコンゲート、ソ
ース・ドレイン拡散層形成処理を行ったのち、これらを
おおう層間絶縁膜のＰＳＧ膜２を形成し、コンタクト窓
を開孔した後、膜厚０．８μｍの下層人β配線３を形成
する〔第２図ａ〕。
ｃｏｓ酸化膜、ゲート酸化膜、ポリシリコンゲート、ソ
ース・ドレイン拡散層形成処理を行ったのち、これらを
おおう層間絶縁膜のＰＳＧ膜２を形成し、コンタクト窓
を開孔した後、膜厚０．８μｍの下層人β配線３を形成
する〔第２図ａ〕。
次に、膜厚１．０μｍのプラズマ蒸着法による窒化ケイ
素膜４を３３０ ’Ｃの処理温度で被着した後、Ｎ２．
Ｈ２混合ガス中で４５０″Ｃのアニール処理を施す〔
第２図ｂ〕。続いて、この上に、ホトレジスト５を回転
塗布した後、例えば２００°Ｃの熱処理を施してホトレ
ジスト６中の溶媒をほぼ完全に除去する〔第２図Ｃ〕。
素膜４を３３０ ’Ｃの処理温度で被着した後、Ｎ２．
Ｈ２混合ガス中で４５０″Ｃのアニール処理を施す〔
第２図ｂ〕。続いて、この上に、ホトレジスト５を回転
塗布した後、例えば２００°Ｃの熱処理を施してホトレ
ジスト６中の溶媒をほぼ完全に除去する〔第２図Ｃ〕。
次に、ホトレジスト５および窒化ケイ素膜４のエツチン
グ速度が同一となるエツチング条件下でホトレジスト４
を完全ニエッチング除去し、下層ムｌ配線によシ生じた
凹凸を平坦化する。尚、この時、窒化ケイ素膜４の一部
も同時にエツチングされる。
グ速度が同一となるエツチング条件下でホトレジスト４
を完全ニエッチング除去し、下層ムｌ配線によシ生じた
凹凸を平坦化する。尚、この時、窒化ケイ素膜４の一部
も同時にエツチングされる。
エツチングガスとしてはＣ１Ｆ４１０□混合ガスを用い
、ホトレジスト５および窒化ケイ素膜４のエツチング速
度比が１となるように０２濃度を決定する〔第２図ｄ〕
。これで平坦化工程は終了し、後、下層Ａ７１配線と上
層人ｌ配線間の層間絶縁膜、スルーホール、上層Ａ７配
線を形成してＡ７１！２７配線構造が完成する。
、ホトレジスト５および窒化ケイ素膜４のエツチング速
度比が１となるように０２濃度を決定する〔第２図ｄ〕
。これで平坦化工程は終了し、後、下層Ａ７１配線と上
層人ｌ配線間の層間絶縁膜、スルーホール、上層Ａ７配
線を形成してＡ７１！２７配線構造が完成する。
発明の効果
本発明によれば、窒化ケイ素膜被着後にアニール処理を
施すため、下層Ａ４配線と基板面のコーナーにおける窒
化ケイ素膜のストレスが軽減されるため、平坦化のエツ
チングの際、はぼ均一に窒化ケイ素膜はエツチングされ
、溝の発生はかなり抑制できる。本実施例の場合、エツ
チング圧力５００ ｍｔｏｒｒの等方性エツチング条件
の場合、溝の深さはα１μｍ、エツチング圧力１００
ｍｔｏｒｒの異方性エツチング条件の場合、溝の発生は
生じなかった。
施すため、下層Ａ４配線と基板面のコーナーにおける窒
化ケイ素膜のストレスが軽減されるため、平坦化のエツ
チングの際、はぼ均一に窒化ケイ素膜はエツチングされ
、溝の発生はかなり抑制できる。本実施例の場合、エツ
チング圧力５００ ｍｔｏｒｒの等方性エツチング条件
の場合、溝の深さはα１μｍ、エツチング圧力１００
ｍｔｏｒｒの異方性エツチング条件の場合、溝の発生は
生じなかった。
尚、本実験では下層ｉ配線上に窒化ケイ素膜を被着した
が、酸化ケイ素膜あるいはｐｓｅ膜を用いた場合も、同
様の効果が期待できることは明らかである。
が、酸化ケイ素膜あるいはｐｓｅ膜を用いた場合も、同
様の効果が期待できることは明らかである。
また、下層Ａｌ配線上に被着した絶縁膜をアニールする
手段として熱処理以外に、イオン、電子等の荷電ビーム
照射によるアニールも有効である。
手段として熱処理以外に、イオン、電子等の荷電ビーム
照射によるアニールも有効である。
第１図ａ−６は従来技術を説明するための製造工程を示
す流れ図、第２図ａ−ｄは本発明の一実施例を説明する
ための製造工程を示す流Ｘ図である。 １・・・・・・シリコン基板、２・川・・ＰＳＧ、３・
・・・・・下層Ａ４配線、４・・・・・・（プラズマ）
窒化ケイ素膜、６・・・・・・ホトレジスト、６・・・
・・・溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
す流れ図、第２図ａ−ｄは本発明の一実施例を説明する
ための製造工程を示す流Ｘ図である。 １・・・・・・シリコン基板、２・川・・ＰＳＧ、３・
・・・・・下層Ａ４配線、４・・・・・・（プラズマ）
窒化ケイ素膜、６・・・・・・ホトレジスト、６・・・
・・・溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 【特許請求の範囲】 （１）回路素子もしくは電極、配線膜を設けた半導体基
板上に絶縁膜を被着する工程と、この絶縁膜にアニール
処理を施す工程と、この絶縁膜上に有機樹脂を回転塗布
する工程と、この塗布した有機樹脂と前記絶縁膜のエツ
チング速度がほぼ同一となるエツチング条件下で前記有
機樹脂および前記絶縁膜の一部をエツチングする工程を
有することを特徴とする半導体装置の製造方法。 ？）絶縁膜のアニール処理が絶縁膜被着温度以上半導体
素子の劣化温度以下の熱処理であることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 （３）絶縁膜のアニール処理がイオン、電子などの荷電
ビーム照射によるアニールであることを特ｆｉ ｊ−−
Ｊ−２，ル髪悸皐ｉ占ψｉ）傷賓聞笛 １ η百香−癲
廿σ）凶乙道伏悉と置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084362A JPS60226128A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084362A JPS60226128A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226128A true JPS60226128A (ja) | 1985-11-11 |
Family
ID=13828411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084362A Pending JPS60226128A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810669A (en) * | 1987-07-07 | 1989-03-07 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device |
-
1984
- 1984-04-25 JP JP59084362A patent/JPS60226128A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810669A (en) * | 1987-07-07 | 1989-03-07 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device |
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