JPS60226182A - 電界効果半導体装置の製造方法 - Google Patents
電界効果半導体装置の製造方法Info
- Publication number
- JPS60226182A JPS60226182A JP59083117A JP8311784A JPS60226182A JP S60226182 A JPS60226182 A JP S60226182A JP 59083117 A JP59083117 A JP 59083117A JP 8311784 A JP8311784 A JP 8311784A JP S60226182 A JPS60226182 A JP S60226182A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- region
- insulating film
- photoresists
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は電界効果半導体装置の製造方法に関し、特に他
の電極から絶縁された第１のゲート電極（フローティン
グゲートと呼ばれる）と前記第１のゲート電極を積り第
２のゲート電極（コントロールゲートと呼ばれる）を有
するフローティングゲート型ＭＯ８半導体装置、特にフ
ローティングゲート型プログラマブル・リード・オンリ
ー・メモリ（以下ＦＬＯＴＯＸ型ＥＰｆ（、ＯＭと記す
）に関する。
の電極から絶縁された第１のゲート電極（フローティン
グゲートと呼ばれる）と前記第１のゲート電極を積り第
２のゲート電極（コントロールゲートと呼ばれる）を有
するフローティングゲート型ＭＯ８半導体装置、特にフ
ローティングゲート型プログラマブル・リード・オンリ
ー・メモリ（以下ＦＬＯＴＯＸ型ＥＰｆ（、ＯＭと記す
）に関する。
（従来技術）
ＦＬＯＴＯＸ型ＥＦＲＯＭのメモリ部のフローティング
ゲート構造と周辺のコントロール回路用のＭ２Ｓ）ラン
ジスタ構造を同一の半導体基体上に形先ず、第１図（ａ
）に示すように、半導体基体１の表面を公知の選択酸化
技術により処理し、フ（−ルド絶縁膜２及び第１のゲー
ト絶縁膜３を形成する。然る後に、多結晶シリコンによ
る第１のゲート電極（フローティングゲート）４を形成
し、欠いてフローティングゲート４を樋う第２のゲート
絶縁膜５及び周辺トランジスタの為の第３のゲート絶縁
膜６ケ形成する０次いで全面に多結晶シリコン膜７を形
成し、次いで公知のホトリングラノイ孜術により第１の
ホトレジス）８ａ、８ｂを形成する。
ゲート構造と周辺のコントロール回路用のＭ２Ｓ）ラン
ジスタ構造を同一の半導体基体上に形先ず、第１図（ａ
）に示すように、半導体基体１の表面を公知の選択酸化
技術により処理し、フ（−ルド絶縁膜２及び第１のゲー
ト絶縁膜３を形成する。然る後に、多結晶シリコンによ
る第１のゲート電極（フローティングゲート）４を形成
し、欠いてフローティングゲート４を樋う第２のゲート
絶縁膜５及び周辺トランジスタの為の第３のゲート絶縁
膜６ケ形成する０次いで全面に多結晶シリコン膜７を形
成し、次いで公知のホトリングラノイ孜術により第１の
ホトレジス）８ａ、８ｂを形成する。
次に、第１図（ｂ）に示すように、多結晶シリコン膜７
をエツチング処理することによ）第２のゲート電極（コ
ントロールゲート）７ａ及び第３のゲート電極（周辺ゲ
ート）７ｂを形成する。次いで周辺トランジスタ部を第
２のホトレジスト９で覆うＯ 次に、第１図（Ｃ）に示すように、第２のゲート絶縁膜
５及び７０−ティングゲート４をエツチング処理するこ
とによシコントロールゲート７ａによシ実質的に位置決
めされたフローティングゲート４ａおよび第２のゲート
絶縁膜５ａを形成する。
をエツチング処理することによ）第２のゲート電極（コ
ントロールゲート）７ａ及び第３のゲート電極（周辺ゲ
ート）７ｂを形成する。次いで周辺トランジスタ部を第
２のホトレジスト９で覆うＯ 次に、第１図（Ｃ）に示すように、第２のゲート絶縁膜
５及び７０−ティングゲート４をエツチング処理するこ
とによシコントロールゲート７ａによシ実質的に位置決
めされたフローティングゲート４ａおよび第２のゲート
絶縁膜５ａを形成する。
次に、第１図（ｄ）に示すように、第１及び第２のホト
レジス） ８ ａ ＋ ８ ｂ ＊ ９を除去した後、
第１゜第２．第３のゲート電極をマスクとし又、半導体
基体１中に不純物イオンを例えばイオン注入法で導入す
ることによシフローティングゲートトランジスタの第１
のソース・ドレイン領域１０ａ、１０ｂ及び周辺トラン
ジスタの第２のソース・ドレイン領域１０ｃ、１０ｄを
形成するとＦＬＯＴＯＸ型は、第１のゲート電極４ａが
第２のゲート電極７ａによシ実質的に位置決めされる、
いわゆる自己整合構造である為に、寸法が小さくできる
と共に寄生容量も小さい等各種の利点を有している。
レジス） ８ ａ ＋ ８ ｂ ＊ ９を除去した後、
第１゜第２．第３のゲート電極をマスクとし又、半導体
基体１中に不純物イオンを例えばイオン注入法で導入す
ることによシフローティングゲートトランジスタの第１
のソース・ドレイン領域１０ａ、１０ｂ及び周辺トラン
ジスタの第２のソース・ドレイン領域１０ｃ、１０ｄを
形成するとＦＬＯＴＯＸ型は、第１のゲート電極４ａが
第２のゲート電極７ａによシ実質的に位置決めされる、
いわゆる自己整合構造である為に、寸法が小さくできる
と共に寄生容量も小さい等各種の利点を有している。
トレジスト９を第１のホトレジスト８ａ、８ｂの上に形
成しているが、一般にホトレジストを２層に塗ｂｉねる
と、塗布のムラ、ピンホールの増大。
成しているが、一般にホトレジストを２層に塗ｂｉねる
と、塗布のムラ、ピンホールの増大。
上層レジストの現像時の下層レジストの形状くずれ等が
発生し、製品の歩留）を離席に低下させていた。
発生し、製品の歩留）を離席に低下させていた。
（発明の目的）
本発明の目的は、上記したホトレジストの２ Ｉｎ塗布
による欠点を除去し、かつコントロールゲートと７０−
ティングゲートの自己整合性は促米通シ維持し、高性能
のＦＬＯＴＯＸ型ＥＦＲＯＭを歩留シよく製造できる半
導体装置の製造方法を提供するにある。
による欠点を除去し、かつコントロールゲートと７０−
ティングゲートの自己整合性は促米通シ維持し、高性能
のＦＬＯＴＯＸ型ＥＦＲＯＭを歩留シよく製造できる半
導体装置の製造方法を提供するにある。
（発明の構成）
本発明の電界効果半導体装置の製造方法は、半導体基体
の一主面の第１黴域には第ｌの絶縁膜を介して前記半導
体基体と離間された第１のゲート電極と、第１のゲート
電極と第２の絶縁膜を介して離間された第２のゲート電
極とを有し第１のケート電極は′電気的に絶縁された構
造會有するフローティングゲート型ＭＯ８電界効果牛導
体装置と、第２狽域には第３の絶縁膜を介して前記半導
体基体と離間された第３ノ′）ゲート電極を有するＭＯ
８電界効果半導体装置とを備え、前記第２及び第３のゲ
ート′電極は同一材料で、かつ前記第１及び第２の領域
にまたが多連続して形成され、前記第１のゲート電極は
実質的に第２のゲート電極によ）位置決めされた形状を
有する′電界効果半導体装置の製造方法において、前記
第２および第３のゲート電極は、前記第２の領域を扱い
少くともｌ筒所で前記第２の領域に接続された第２のゲ
ート電極の予定領域を覆って形成された第１のマスク物
質をマスクとしてエツチングする第１のエツチング工程
と、前記第ｌの填域を覆い少くともｌ筒所で第１の領域
に接続された第３のゲート電極の予定領域を覆って形成
された第２のマスク物質をマスクとしてエツチングする
第２のエツチング工程とを含んで構成される。
の一主面の第１黴域には第ｌの絶縁膜を介して前記半導
体基体と離間された第１のゲート電極と、第１のゲート
電極と第２の絶縁膜を介して離間された第２のゲート電
極とを有し第１のケート電極は′電気的に絶縁された構
造會有するフローティングゲート型ＭＯ８電界効果牛導
体装置と、第２狽域には第３の絶縁膜を介して前記半導
体基体と離間された第３ノ′）ゲート電極を有するＭＯ
８電界効果半導体装置とを備え、前記第２及び第３のゲ
ート′電極は同一材料で、かつ前記第１及び第２の領域
にまたが多連続して形成され、前記第１のゲート電極は
実質的に第２のゲート電極によ）位置決めされた形状を
有する′電界効果半導体装置の製造方法において、前記
第２および第３のゲート電極は、前記第２の領域を扱い
少くともｌ筒所で前記第２の領域に接続された第２のゲ
ート電極の予定領域を覆って形成された第１のマスク物
質をマスクとしてエツチングする第１のエツチング工程
と、前記第ｌの填域を覆い少くともｌ筒所で第１の領域
に接続された第３のゲート電極の予定領域を覆って形成
された第２のマスク物質をマスクとしてエツチングする
第２のエツチング工程とを含んで構成される。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第２図（ａ）〜（ｄ）は本発明の一実施例を説明するた
表面を選択酸化することによシフイールド絶縁膜１２を
形成し、第１の領域内には第１のゲート絶縁膜１３を形
成し、多結晶シリコンよりなる第１のゲート電極（フロ
ーティングゲー） ）１４’ｅ形成し、前記第１のゲー
ト電極１４の表面に第２のゲート絶縁膜１５を形成し、
又部２の領域内には第３のゲート絶縁膜１６’に形成し
、然る後に多結晶シリコン膜１７を形成し、次いで第１
のホトレジスト１８ａ、１．８ｂを形成する。
表面を選択酸化することによシフイールド絶縁膜１２を
形成し、第１の領域内には第１のゲート絶縁膜１３を形
成し、多結晶シリコンよりなる第１のゲート電極（フロ
ーティングゲー） ）１４’ｅ形成し、前記第１のゲー
ト電極１４の表面に第２のゲート絶縁膜１５を形成し、
又部２の領域内には第３のゲート絶縁膜１６’に形成し
、然る後に多結晶シリコン膜１７を形成し、次いで第１
のホトレジスト１８ａ、１．８ｂを形成する。
次に、第２図（ｂ）に示すように、ホトレジスト１８ａ
、１８ｂｅマスクとして多結晶シリコン膜１７をエツチ
ング除去し、第２のゲート電極１７ａを形成し、連続的
に、第２のケート絶縁膜１５及び第１のゲート電極１４
をエツチングすることによシ、実質的に第２のゲート電
極（コントロールゲート）で位置決めされた第２のゲー
ト絶縁膜１５ａ及び第１のゲー）を極（フローティング
ゲート）１４ａｉ形成する。この一連のエツチング工程
の間、ホトレジス）１８ｂは第２領域を機っている為に
、多結晶シリコン膜１７は第２領域に多結晶シリコン膜
１７ｂの形状となって残される。
、１８ｂｅマスクとして多結晶シリコン膜１７をエツチ
ング除去し、第２のゲート電極１７ａを形成し、連続的
に、第２のケート絶縁膜１５及び第１のゲート電極１４
をエツチングすることによシ、実質的に第２のゲート電
極（コントロールゲート）で位置決めされた第２のゲー
ト絶縁膜１５ａ及び第１のゲー）を極（フローティング
ゲート）１４ａｉ形成する。この一連のエツチング工程
の間、ホトレジス）１８ｂは第２領域を機っている為に
、多結晶シリコン膜１７は第２領域に多結晶シリコン膜
１７ｂの形状となって残される。
次に、第２図（Ｃ）に示すように、ホトレジスト１８ａ
、１８ｂｅ除去し、第２のホトリソグラフィ工程によ）
第２のホトレジスト１９ａ、１９ｂｔ″形成する。
、１８ｂｅ除去し、第２のホトリソグラフィ工程によ）
第２のホトレジスト１９ａ、１９ｂｔ″形成する。
次に、比２図（ｄ）に示すように、第２のホトレジスト
ヲマスクとして多結晶シリコン膜１７ｂｔ−選択的にエ
ツチング除去すると第３のゲート電極１７Ｃが得られる
。このエツチング工程の際は第１の領域の第１のゲート
電極１４８％第２のゲート絶縁膜１５ａ１第２のゲート
電極１７ａは第２のホトレジス）１９ａによりマスクさ
れている為エツチングを受けることはない。なお本実施
例の一連のエツチング処理には、例えば異方性のりアク
ティブエツチング法を採用することができる。続いて、
例えばイオン注入法により不純物イオンをシリコン基体
ｌｌ内に導入することにより、フローティングゲート型
トランジスタのソース・ドレイン領域２０ａ、２０ｂ及
び周辺のＭＯＳトランジスタのソース・ドレイン領域２
０ｃ、２０ｄを形成してＦＬＯＴＯＸ型ＥＰＲＯＭを構
成する。
ヲマスクとして多結晶シリコン膜１７ｂｔ−選択的にエ
ツチング除去すると第３のゲート電極１７Ｃが得られる
。このエツチング工程の際は第１の領域の第１のゲート
電極１４８％第２のゲート絶縁膜１５ａ１第２のゲート
電極１７ａは第２のホトレジス）１９ａによりマスクさ
れている為エツチングを受けることはない。なお本実施
例の一連のエツチング処理には、例えば異方性のりアク
ティブエツチング法を採用することができる。続いて、
例えばイオン注入法により不純物イオンをシリコン基体
ｌｌ内に導入することにより、フローティングゲート型
トランジスタのソース・ドレイン領域２０ａ、２０ｂ及
び周辺のＭＯＳトランジスタのソース・ドレイン領域２
０ｃ、２０ｄを形成してＦＬＯＴＯＸ型ＥＰＲＯＭを構
成する。
以上の製造方法によシよれば２回のホトリソグラフィ工
程において、ホトレジストは２層に重なって塗布される
事がない為、ピンホール、形状くずれ、塗布ムラ等が激
減し、歩留９が向上する。
程において、ホトレジストは２層に重なって塗布される
事がない為、ピンホール、形状くずれ、塗布ムラ等が激
減し、歩留９が向上する。
なお、一般に７０−ティング構造のコントロールゲート
と周辺トランジスタのゲートは連続した形状を有するこ
とが可能でめることが、デノくイス設計上望ましいが、
本発明に２いて−も可能でめることを説明する。
と周辺トランジスタのゲートは連続した形状を有するこ
とが可能でめることが、デノくイス設計上望ましいが、
本発明に２いて−も可能でめることを説明する。
第３図は本発明のｍ−実施例のマスクパターン説明用の
平面図でろる。第３図に示すように、第２のゲート電極
１７ａの位置決めをする第１のホトレジスト１８ａを第
２の領域を榎う第１のホトレジス）１８ｂと接続した形
状にし、かつ第３のゲート電極１７ｃの位置決めをする
第２のホトレジス）１９ｂを第１の領域を櫟う第２のホ
トレジス）１９ａと接続した形にし、かつ各々のホトレ
ジストの接続部が重複した形状にして２けば多結晶シリ
コン１７を材料とするゲート電極及び配線は第１及び第
２のホトレジスト形状の重な９部分となるため第３図の
廁緯部の形状となる。なお第２図（ａ）〜（ｄ）は第３
図Ａ−Ａ’の断面相当図でろる。
平面図でろる。第３図に示すように、第２のゲート電極
１７ａの位置決めをする第１のホトレジスト１８ａを第
２の領域を榎う第１のホトレジス）１８ｂと接続した形
状にし、かつ第３のゲート電極１７ｃの位置決めをする
第２のホトレジス）１９ｂを第１の領域を櫟う第２のホ
トレジス）１９ａと接続した形にし、かつ各々のホトレ
ジストの接続部が重複した形状にして２けば多結晶シリ
コン１７を材料とするゲート電極及び配線は第１及び第
２のホトレジスト形状の重な９部分となるため第３図の
廁緯部の形状となる。なお第２図（ａ）〜（ｄ）は第３
図Ａ−Ａ’の断面相当図でろる。
以上の形状を採用することにより、本発明においても、
フローティングゲートｍ造部の第２ゲート電極（コント
ロールゲート）１７ａと周辺トランジスタ部の第３のゲ
ート電極１７８ｔ’他の方法を用いずに、従来の製造方
法による場合と同様にゲート電極１７ａ、１７ｂと同一
材料により接続することが可能である。
フローティングゲートｍ造部の第２ゲート電極（コント
ロールゲート）１７ａと周辺トランジスタ部の第３のゲ
ート電極１７８ｔ’他の方法を用いずに、従来の製造方
法による場合と同様にゲート電極１７ａ、１７ｂと同一
材料により接続することが可能である。
（発明の効果）
以上説明したとおシ、本発明によれば、ホトレジストの
２層塗布による欠点であるピンホール。
２層塗布による欠点であるピンホール。
形状くずれ、塗布ムシ寺の発生がすくなくなシ、しかも
コントロールゲートとフローティングゲートの自己歪合
性は確保され、筒性能なＦＬＯＴＯＸ型ＥＰＲＯＭを歩
留シよく製造することが出来るという効果が得られる。
コントロールゲートとフローティングゲートの自己歪合
性は確保され、筒性能なＦＬＯＴＯＸ型ＥＰＲＯＭを歩
留シよく製造することが出来るという効果が得られる。
第１図（ａ）〜（ｄ）は従来のＦ’ＬＯ’ｌ’ＯＸ型Ｅ
ＰＲ（ＪＭの製造方法を説明するために工程メ唄に示し
た断面図、第２図（ａ）〜（ｄ）は本発明の一実施例を
説明するために工程順に示した断面図、第３図は本発明
の一実施例のマスクパターン説明用の平面図である。 ｌ、１１・・・・・・半導体基体、２．１２・・・・・
・フィールド絶縁膜、３．１３・・・・・・ゲート絶＃
膜、４，１４゜１４ａ・・・・・・第１のゲート電極（
フローティングゲート）、５，１５．１５ａ・・団・第
２のゲート絶縁膜、６．１６・・・・・・第３のゲート
絶縁膜、７．１７・・・・・・多結晶シリコン膜％ ７
ａ、１７ａ・・・・・・第２のゲート電極（コントロー
ルゲート）、７ｂ、１７ｂ、１７ｃ・・−・−ＩＥ３の
ゲ−）［極、８ ａｅ ８ ｂｅ １８ ａ 、 １８
ｂ・・・・・・８％ １のホトレジスト、９＋１９ａ
、１９ｂ・・・・・・ｆ貼２ （Ｄ＊ ） Ｌ／ シス
ト、１０ａ、ｌｏｂ、２０ａ、２０ｂ・・・・・・第１
のソース・ドレイン傾城％ ＩＯＣ，１０ｄ。 ２０ｃ、２０ｄ・・・・・・第２のソースｅドレイン領
域。 ３ ７ｂ 乙 第７図 第２ｆ： 図
ＰＲ（ＪＭの製造方法を説明するために工程メ唄に示し
た断面図、第２図（ａ）〜（ｄ）は本発明の一実施例を
説明するために工程順に示した断面図、第３図は本発明
の一実施例のマスクパターン説明用の平面図である。 ｌ、１１・・・・・・半導体基体、２．１２・・・・・
・フィールド絶縁膜、３．１３・・・・・・ゲート絶＃
膜、４，１４゜１４ａ・・・・・・第１のゲート電極（
フローティングゲート）、５，１５．１５ａ・・団・第
２のゲート絶縁膜、６．１６・・・・・・第３のゲート
絶縁膜、７．１７・・・・・・多結晶シリコン膜％ ７
ａ、１７ａ・・・・・・第２のゲート電極（コントロー
ルゲート）、７ｂ、１７ｂ、１７ｃ・・−・−ＩＥ３の
ゲ−）［極、８ ａｅ ８ ｂｅ １８ ａ 、 １８
ｂ・・・・・・８％ １のホトレジスト、９＋１９ａ
、１９ｂ・・・・・・ｆ貼２ （Ｄ＊ ） Ｌ／ シス
ト、１０ａ、ｌｏｂ、２０ａ、２０ｂ・・・・・・第１
のソース・ドレイン傾城％ ＩＯＣ，１０ｄ。 ２０ｃ、２０ｄ・・・・・・第２のソースｅドレイン領
域。 ３ ７ｂ 乙 第７図 第２ｆ： 図
Claims (1)
- 半導体基体の一主面の第１領域には第１の絶縁膜を介し
て前記半導体基体と離間された第１のゲート電極と、第
１のゲート電極と第２の絶縁膜を介して離間された第２
のゲート電極とを有し第１のゲート電極は電気的に絶縁
された構造を有するフローティングゲート型ＭＯ８１ｉ
Ｌ界効果半導体装置と、第２領域には第３の絶縁膜を介
して前記半導体基体と離間された第３のゲート電極を有
するＭＯ８畦界効果半導体装置とを備え、前記第２及び
第３のダート電極は同一材料で、かつ前記第１及び第２
の領域にまたがシ連続して形成され、前記第１のゲート
電極は実質的に第２のゲート電極により位置決めされた
形状を有する電界効果半導体装置の製造方法において、
前記第２および第３のケート電極は、前記第２の領域を
覆い少くとも１箇所で前記第２の領域に接続された第２
のゲート電極の予定領域を覆って形成された第１のマス
ク物質？マスクとしてエツチングする第１のエツチング
工程と、前記第１の領域を覆い少くとも１箇所で第１の
領域に接続された第３のゲート電極の予定領域を憶って
形成された第２のマスク物質をマスクとしてエツチング
する第２のエツチング工程とを含んで形成されることを
特徴とする電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083117A JPS60226182A (ja) | 1984-04-25 | 1984-04-25 | 電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083117A JPS60226182A (ja) | 1984-04-25 | 1984-04-25 | 電界効果半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226182A true JPS60226182A (ja) | 1985-11-11 |
Family
ID=13793256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083117A Pending JPS60226182A (ja) | 1984-04-25 | 1984-04-25 | 電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226182A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0592039A3 (en) * | 1992-10-07 | 1994-07-06 | Koninkl Philips Electronics Nv | Method of manufacturing an integrated circuit with a non-volatile memory element |
| KR20010078525A (ko) * | 1999-12-30 | 2001-08-21 | 박종섭 | Ｅｅｐｒｏｍ 플래시 메모리장치의 게이트전극 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784164A (en) * | 1980-11-14 | 1982-05-26 | Toshiba Corp | Manufacture of semiconductor device |
| JPS594172A (ja) * | 1982-06-30 | 1984-01-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1984
- 1984-04-25 JP JP59083117A patent/JPS60226182A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784164A (en) * | 1980-11-14 | 1982-05-26 | Toshiba Corp | Manufacture of semiconductor device |
| JPS594172A (ja) * | 1982-06-30 | 1984-01-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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