JP3241329B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に二重ゲート電極構造を有する半導体素
子とトランジスタ素子とを半導体基板上に近接して形成
した半導体装置を製造する方法に関するものである。
方法に関し、特に二重ゲート電極構造を有する半導体素
子とトランジスタ素子とを半導体基板上に近接して形成
した半導体装置を製造する方法に関するものである。
【０００２】
【従来の技術】二重ゲート電極構造をもつ不揮発性メモ
リ素子を内蔵したＭＯＳ型半導体装置は、電気的にデー
タを容易に書き込むことができるため、この半導体装置
を用いることで、例えばマイクロコンピュータにおいて
動作プログラムを容易に書き込むことが可能となり、そ
の結果、マイクロコンピュータを用いたシステムを開発
する場合、システム開発に要する時間を大幅に短縮する
ことができる。このような効果を生む上記不揮発性メモ
リー素子を内蔵したＭＯＳ型半導体装置は、半導体基板
上に、二重ゲート電極を有する不揮発性メモリ素子と、
このメモリ素子の周辺回路を構成するＭＯＳトランジス
タ素子とを近接して多数配列することで形成される。
リ素子を内蔵したＭＯＳ型半導体装置は、電気的にデー
タを容易に書き込むことができるため、この半導体装置
を用いることで、例えばマイクロコンピュータにおいて
動作プログラムを容易に書き込むことが可能となり、そ
の結果、マイクロコンピュータを用いたシステムを開発
する場合、システム開発に要する時間を大幅に短縮する
ことができる。このような効果を生む上記不揮発性メモ
リー素子を内蔵したＭＯＳ型半導体装置は、半導体基板
上に、二重ゲート電極を有する不揮発性メモリ素子と、
このメモリ素子の周辺回路を構成するＭＯＳトランジス
タ素子とを近接して多数配列することで形成される。
【０００３】図２は二重ゲート電極を有する不揮発性メ
モリ素子とＭＯＳトランジスタ素子とを相互に近接して
形成する従来のＭＯＳ型半導体装置の製造方法を示す工
程図である。以下、図２を参照して従来の上記ＭＯＳ型
半導体装置の製造方法について説明する。図２の（Ａ）
に示したように、まず、Ｐ型のシリコン基板１０２上に
選択的に厚いシリコンの酸化膜１０４を形成する。この
厚い酸化膜１０４は、隣接するＭＯＳトランジスタ素子
間、隣接する不揮発性メモリ素子間、ならびにＭＯＳト
ランジスタ素子と不揮発性メモリ素子との間を分離する
ためのものである。
モリ素子とＭＯＳトランジスタ素子とを相互に近接して
形成する従来のＭＯＳ型半導体装置の製造方法を示す工
程図である。以下、図２を参照して従来の上記ＭＯＳ型
半導体装置の製造方法について説明する。図２の（Ａ）
に示したように、まず、Ｐ型のシリコン基板１０２上に
選択的に厚いシリコンの酸化膜１０４を形成する。この
厚い酸化膜１０４は、隣接するＭＯＳトランジスタ素子
間、隣接する不揮発性メモリ素子間、ならびにＭＯＳト
ランジスタ素子と不揮発性メモリ素子との間を分離する
ためのものである。
【０００４】次に、図２の（Ｂ）に示したように、不揮
発性メモリ素子形成領域１０６に、不揮発性メモリ素子
を構成する浮遊ゲート電極１０８のパターンを、多結晶
シリコン膜によって、不揮発性メモリ素子の特性に最適
な膜厚の酸化膜１０４を介してＰ型シリコン基板上に形
成する。また、ＭＯＳトランジスタ形成領域１１０に
は、図２の（Ｃ）に示したように、不揮発性メモリ素子
の周辺回路を構成するＭＯＳトランジスタ素子のゲート
電極１１２のパターンを、多結晶シリコン膜によって、
ＭＯＳトランジスタ特性に最適な膜厚の酸化膜１０４を
介してＰ型シリコン基板１０２上に形成する。
発性メモリ素子形成領域１０６に、不揮発性メモリ素子
を構成する浮遊ゲート電極１０８のパターンを、多結晶
シリコン膜によって、不揮発性メモリ素子の特性に最適
な膜厚の酸化膜１０４を介してＰ型シリコン基板上に形
成する。また、ＭＯＳトランジスタ形成領域１１０に
は、図２の（Ｃ）に示したように、不揮発性メモリ素子
の周辺回路を構成するＭＯＳトランジスタ素子のゲート
電極１１２のパターンを、多結晶シリコン膜によって、
ＭＯＳトランジスタ特性に最適な膜厚の酸化膜１０４を
介してＰ型シリコン基板１０２上に形成する。
【０００５】次に、図２の（Ｄ）に示したように、フォ
トレジスト１１４によりゲート電極１１２周辺などをマ
スクした上で、浮遊ゲート電極１０８の両側にイオン注
入法により砒素を注入して不揮発性メモリ特性に最適な
濃度のＮ型拡散層１１６を形成する。その後、フォトレ
ジスト１１４は除去する。つづいて、図２の（Ｅ）に示
したように、浮遊ゲート電極１０８の上に絶縁膜を介し
て不揮発性メモリ素子を構成する制御ゲート電極１１８
を形成し、不揮発性メモリ素子形成領域１０６などをフ
ォトレジスト１２０によりマスクした上で、ゲート電極
１１２の両側にイオン注入法により砒素を注入してＭＯ
Ｓトランジスタ特性に最適な濃度のＮ型拡散層１２２を
形成する。その後、フォトレジスト１２０は除去する。
トレジスト１１４によりゲート電極１１２周辺などをマ
スクした上で、浮遊ゲート電極１０８の両側にイオン注
入法により砒素を注入して不揮発性メモリ特性に最適な
濃度のＮ型拡散層１１６を形成する。その後、フォトレ
ジスト１１４は除去する。つづいて、図２の（Ｅ）に示
したように、浮遊ゲート電極１０８の上に絶縁膜を介し
て不揮発性メモリ素子を構成する制御ゲート電極１１８
を形成し、不揮発性メモリ素子形成領域１０６などをフ
ォトレジスト１２０によりマスクした上で、ゲート電極
１１２の両側にイオン注入法により砒素を注入してＭＯ
Ｓトランジスタ特性に最適な濃度のＮ型拡散層１２２を
形成する。その後、フォトレジスト１２０は除去する。
【０００６】次に、不揮発性メモリ素子形成領域１０６
およびＭＯＳトランジスタ素子形成領域１１０の上全体
に層間膜１２４を形成し、図２の（Ｆ）に示したよう
に、この層間膜１２４には、各Ｎ型拡散層１１６、１２
２の上に、層間膜１２４の表面からＮ型拡散層１１６、
１２２に通じる接続孔１２６を形成する。その後、図２
の（Ｇ）に示したように、各接続孔１２６を通じて各Ｎ
型拡散層１１６、１２２に接続するパターン化した金属
配線層１２８を形成して、二重ゲート電極構造を持つ不
揮発性メモリー素子を内蔵したＭＯＳ型半導体装置が完
成する。
およびＭＯＳトランジスタ素子形成領域１１０の上全体
に層間膜１２４を形成し、図２の（Ｆ）に示したよう
に、この層間膜１２４には、各Ｎ型拡散層１１６、１２
２の上に、層間膜１２４の表面からＮ型拡散層１１６、
１２２に通じる接続孔１２６を形成する。その後、図２
の（Ｇ）に示したように、各接続孔１２６を通じて各Ｎ
型拡散層１１６、１２２に接続するパターン化した金属
配線層１２８を形成して、二重ゲート電極構造を持つ不
揮発性メモリー素子を内蔵したＭＯＳ型半導体装置が完
成する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の製造方法では、不揮発性メモリ
素子を構成する制御ゲート電極１１８や金属配線層１２
８などの各要素を単純に個別に順次、形成するのみであ
るため、工程数が多く、また、各要素の形成工程ごとに
異なるマスクを用いるため必要なマスク数が多いという
問題があった。その結果、製造コストが増大するという
問題のみならず、試作などにも時間がかかるために製品
開発に要する期間が長くなるという問題も生じていた。
そこで、本発明の目的は、工程数およびマスク数を削減
した半導体装置の製造方法を提供することにある。
うな従来の半導体装置の製造方法では、不揮発性メモリ
素子を構成する制御ゲート電極１１８や金属配線層１２
８などの各要素を単純に個別に順次、形成するのみであ
るため、工程数が多く、また、各要素の形成工程ごとに
異なるマスクを用いるため必要なマスク数が多いという
問題があった。その結果、製造コストが増大するという
問題のみならず、試作などにも時間がかかるために製品
開発に要する期間が長くなるという問題も生じていた。
そこで、本発明の目的は、工程数およびマスク数を削減
した半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するため、二重ゲート電極構造を有する半導体素子と
トランジスタ素子とを半導体基板上に近接して形成した
半導体装置を製造する方法であって、前記半導体基板上
に半導体酸化膜を介して前記半導体素子を構成する浮遊
ゲート電極と前記トランジスタ素子を構成するゲート電
極とを相互に近接して形成するゲート電極形成工程と、
前記トランジスタ素子の前記ゲート電極両側の前記半導
体基板表面に前記半導体基板とは異なる導電型の第１の
不純物拡散層領域を形成する第１の不純物拡散層領域形
成工程と、前記半導体基板上に層間膜を被着させた後、
前記浮遊ゲート電極周辺の前記層間膜および前記半導体
酸化膜を除去し、かつ前記第１の不純物拡散層領域上の
前記半導体酸化膜および前記層間膜に前記層間膜の表面
から前記第１の不純物拡散層領域に通じる接続孔を形成
する層間膜形成工程と、前記半導体素子および前記トラ
ンジスタ素子の形成領域の表面全体に絶縁膜を形成する
絶縁膜形成工程と、前記浮遊ゲート電極両側の前記半導
体基板表面に前記半導体基板とは異なる導電型の第２の
不純物拡散層領域を形成する第２の不純物拡散層領域形
成工程と、前記第２の不純物拡散層領域の上部で前記絶
縁膜を部分的に除去して前記第２の不純物拡散層領域を
露出させ、かつ前記接続孔の奥部に形成した前記第１の
不純物拡散層領域上の前記絶縁膜を除去して前記第１の
不純物拡散層領域を露出させる絶縁膜除去工程と、前記
浮遊ゲート電極の上に前記絶縁膜を介して制御ゲート電
極を形成すると共に、前記第１および第２の不純物拡散
層領域の露出箇所で前記第１および第２の不純物拡散層
領域にそれぞれ接続する金属配線層を前記層間膜および
前記絶縁膜の上に形成する制御ゲート電極形成工程とを
含むことを特徴とする。
成するため、二重ゲート電極構造を有する半導体素子と
トランジスタ素子とを半導体基板上に近接して形成した
半導体装置を製造する方法であって、前記半導体基板上
に半導体酸化膜を介して前記半導体素子を構成する浮遊
ゲート電極と前記トランジスタ素子を構成するゲート電
極とを相互に近接して形成するゲート電極形成工程と、
前記トランジスタ素子の前記ゲート電極両側の前記半導
体基板表面に前記半導体基板とは異なる導電型の第１の
不純物拡散層領域を形成する第１の不純物拡散層領域形
成工程と、前記半導体基板上に層間膜を被着させた後、
前記浮遊ゲート電極周辺の前記層間膜および前記半導体
酸化膜を除去し、かつ前記第１の不純物拡散層領域上の
前記半導体酸化膜および前記層間膜に前記層間膜の表面
から前記第１の不純物拡散層領域に通じる接続孔を形成
する層間膜形成工程と、前記半導体素子および前記トラ
ンジスタ素子の形成領域の表面全体に絶縁膜を形成する
絶縁膜形成工程と、前記浮遊ゲート電極両側の前記半導
体基板表面に前記半導体基板とは異なる導電型の第２の
不純物拡散層領域を形成する第２の不純物拡散層領域形
成工程と、前記第２の不純物拡散層領域の上部で前記絶
縁膜を部分的に除去して前記第２の不純物拡散層領域を
露出させ、かつ前記接続孔の奥部に形成した前記第１の
不純物拡散層領域上の前記絶縁膜を除去して前記第１の
不純物拡散層領域を露出させる絶縁膜除去工程と、前記
浮遊ゲート電極の上に前記絶縁膜を介して制御ゲート電
極を形成すると共に、前記第１および第２の不純物拡散
層領域の露出箇所で前記第１および第２の不純物拡散層
領域にそれぞれ接続する金属配線層を前記層間膜および
前記絶縁膜の上に形成する制御ゲート電極形成工程とを
含むことを特徴とする。
【０００９】本発明の半導体装置の製造方法では、ま
ず、ゲート電極形成工程において、半導体基板上に半導
体酸化膜を介して半導体素子を構成する浮遊ゲート電極
とトランジスタ素子を構成するゲート電極とを相互に近
接して形成し、第１の不純物拡散層領域形成工程では、
トランジスタ素子のゲート電極両側の半導体基板表面に
半導体基板とは異なる導電型の第１の不純物拡散層領域
を形成する。その後、層間膜形成工程で、半導体基板上
に層間膜を被着させた後、浮遊ゲート電極周辺の層間膜
および半導体酸化膜を除去し、かつ第１の不純物拡散層
領域上の半導体酸化膜および層間膜に層間膜の表面から
第１の不純物拡散層領域に通じる接続孔を形成する。つ
づいて、絶縁膜形成工程において、半導体素子およびト
ランジスタ素子の形成領域の表面全体に絶縁膜を形成
し、第２の不純物拡散層領域形成工程で、浮遊ゲート電
極両側の半導体基板表面に半導体基板とは異なる導電型
の第２の不純物拡散層領域を形成する。そして、絶縁膜
除去工程で、第２の不純物拡散層領域の上部の箇所で絶
縁膜を部分的に除去して第２の不純物拡散層領域を露出
させ、かつ接続孔の奥部に形成された第１の不純物拡散
層領域上の絶縁膜を除去して第１の不純物拡散層領域を
露出させる。その後、制御ゲート電極形成工程におい
て、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電
極を形成すると共に、第１および第２の不純物拡散層領
域の露出箇所で第１および第２の不純物拡散層領域にそ
れぞれ接続する金属配線層を層間膜および絶縁膜の上に
形成する。
ず、ゲート電極形成工程において、半導体基板上に半導
体酸化膜を介して半導体素子を構成する浮遊ゲート電極
とトランジスタ素子を構成するゲート電極とを相互に近
接して形成し、第１の不純物拡散層領域形成工程では、
トランジスタ素子のゲート電極両側の半導体基板表面に
半導体基板とは異なる導電型の第１の不純物拡散層領域
を形成する。その後、層間膜形成工程で、半導体基板上
に層間膜を被着させた後、浮遊ゲート電極周辺の層間膜
および半導体酸化膜を除去し、かつ第１の不純物拡散層
領域上の半導体酸化膜および層間膜に層間膜の表面から
第１の不純物拡散層領域に通じる接続孔を形成する。つ
づいて、絶縁膜形成工程において、半導体素子およびト
ランジスタ素子の形成領域の表面全体に絶縁膜を形成
し、第２の不純物拡散層領域形成工程で、浮遊ゲート電
極両側の半導体基板表面に半導体基板とは異なる導電型
の第２の不純物拡散層領域を形成する。そして、絶縁膜
除去工程で、第２の不純物拡散層領域の上部の箇所で絶
縁膜を部分的に除去して第２の不純物拡散層領域を露出
させ、かつ接続孔の奥部に形成された第１の不純物拡散
層領域上の絶縁膜を除去して第１の不純物拡散層領域を
露出させる。その後、制御ゲート電極形成工程におい
て、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電
極を形成すると共に、第１および第２の不純物拡散層領
域の露出箇所で第１および第２の不純物拡散層領域にそ
れぞれ接続する金属配線層を層間膜および絶縁膜の上に
形成する。
【００１０】このように本発明の半導体装置の製造方法
では、層間膜形成工程において半導体基板上に層間膜を
被着させた後、浮遊ゲート電極周辺の層間膜を除去して
浮遊ゲート電極を露出させ、その上で、絶縁膜形成工
程、第２の不純物拡散層領域形成工程、絶縁膜除去工程
を経て、制御ゲート電極形成工程において制御ゲート電
極と金属配線層とを同時に形成する。したがって、制御
ゲート電極と金属配線層とを１枚のマスクを用いるのみ
で形成でき、そして、制御ゲート電極と金属配線層とを
１つの工程で同時に形成することができる。そのため、
必要なマスク数は従来より１枚減少し、また必要な工程
数も１工程減少する。その結果、製造コストを削減でき
ると共に、試作などにかかる時間を短縮して製品開発に
要する期間を短くすることができる。
では、層間膜形成工程において半導体基板上に層間膜を
被着させた後、浮遊ゲート電極周辺の層間膜を除去して
浮遊ゲート電極を露出させ、その上で、絶縁膜形成工
程、第２の不純物拡散層領域形成工程、絶縁膜除去工程
を経て、制御ゲート電極形成工程において制御ゲート電
極と金属配線層とを同時に形成する。したがって、制御
ゲート電極と金属配線層とを１枚のマスクを用いるのみ
で形成でき、そして、制御ゲート電極と金属配線層とを
１つの工程で同時に形成することができる。そのため、
必要なマスク数は従来より１枚減少し、また必要な工程
数も１工程減少する。その結果、製造コストを削減でき
ると共に、試作などにかかる時間を短縮して製品開発に
要する期間を短くすることができる。
【００１１】本発明による半導体装置の製造方法による
半導体装置は、二重ゲート電極構造を有する半導体素子
とトランジスタ素子とが半導体基板上に近接して形成さ
れた半導体装置であって、前記半導体素子は、前記半導
体基板上に半導体酸化膜を介して配設された浮遊ゲート
電極と、前記半導体基板表面における前記浮遊ゲート電
極の両側の箇所にそれぞれ形成された、前記半導体基板
とは異なる導電型の第２の不純物拡散層領域と、前記浮
遊ゲート電極および前記第２の不純物拡散層領域の上に
形成された絶縁膜と、前記浮遊ゲート電極の上に前記絶
縁膜を介して形成された制御ゲート電極と、前記絶縁膜
の上に延在し、前記絶縁膜に形成された開口を通じて前
記第２の不純物拡散層領域に接続した金属配線層とを含
み、前記トランジスタ素子は、前記半導体基板上に半導
体酸化膜を介して前記浮遊ゲート電極に近接して配設さ
れたゲート電極と、前記半導体基板表面における前記ゲ
ート電極の両側の箇所にそれぞれ形成された、前記半導
体基板とは異なる導電型の第１の不純物拡散層領域と、
前記ゲート電極および前記第１の不純物拡散層領域の上
に形成された層間膜と、前記層間膜の表面から前記半導
体酸化膜に形成された開口を通じて前記第１の不純物拡
散層領域の表面に至る接続孔と、前記接続孔を通じて前
記第１の不純物拡散層領域に接続し前記層間膜上に延在
する金属配線層とを含むことを特徴とする。
半導体装置は、二重ゲート電極構造を有する半導体素子
とトランジスタ素子とが半導体基板上に近接して形成さ
れた半導体装置であって、前記半導体素子は、前記半導
体基板上に半導体酸化膜を介して配設された浮遊ゲート
電極と、前記半導体基板表面における前記浮遊ゲート電
極の両側の箇所にそれぞれ形成された、前記半導体基板
とは異なる導電型の第２の不純物拡散層領域と、前記浮
遊ゲート電極および前記第２の不純物拡散層領域の上に
形成された絶縁膜と、前記浮遊ゲート電極の上に前記絶
縁膜を介して形成された制御ゲート電極と、前記絶縁膜
の上に延在し、前記絶縁膜に形成された開口を通じて前
記第２の不純物拡散層領域に接続した金属配線層とを含
み、前記トランジスタ素子は、前記半導体基板上に半導
体酸化膜を介して前記浮遊ゲート電極に近接して配設さ
れたゲート電極と、前記半導体基板表面における前記ゲ
ート電極の両側の箇所にそれぞれ形成された、前記半導
体基板とは異なる導電型の第１の不純物拡散層領域と、
前記ゲート電極および前記第１の不純物拡散層領域の上
に形成された層間膜と、前記層間膜の表面から前記半導
体酸化膜に形成された開口を通じて前記第１の不純物拡
散層領域の表面に至る接続孔と、前記接続孔を通じて前
記第１の不純物拡散層領域に接続し前記層間膜上に延在
する金属配線層とを含むことを特徴とする。
【００１２】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による半導体
装置の製造方法の一例を示す工程図である。ここでは一
例として不揮発性メモリー素子を内蔵したＭＯＳ型半導
体装置を製造するために、半導体基板上に二重ゲート電
極を有する不揮発性メモリ素子と、このメモリ素子の周
辺回路を構成するＭＯＳトランジスタ素子とを近接して
形成するものとする。
て図面を参照して説明する。図１は本発明による半導体
装置の製造方法の一例を示す工程図である。ここでは一
例として不揮発性メモリー素子を内蔵したＭＯＳ型半導
体装置を製造するために、半導体基板上に二重ゲート電
極を有する不揮発性メモリ素子と、このメモリ素子の周
辺回路を構成するＭＯＳトランジスタ素子とを近接して
形成するものとする。
【００１３】まず、図１の（Ａ）に示したように、Ｐ型
シリコン基板２（本発明に係わる半導体基板）上に５５
０ｎｍの厚い酸化膜４を選択的に形成する。この酸化膜
４の機能は上述した従来の場合と同様である。次に、図
１の（Ｂ）に示したように、不揮発性メモリ素子のパタ
ーンニングした浮遊ゲート電極６と、ＭＯＳトランジス
タ素子のパターンニングしたゲート電極８とを、それぞ
れ不揮発性メモリ素子形成領域１０およびＭＯＳトラン
ジスタ素子形成領域１２において、８ｎｍの膜厚の半導
体酸化膜１４を介し形成する（本発明に係わるゲート電
極形成工程）。
シリコン基板２（本発明に係わる半導体基板）上に５５
０ｎｍの厚い酸化膜４を選択的に形成する。この酸化膜
４の機能は上述した従来の場合と同様である。次に、図
１の（Ｂ）に示したように、不揮発性メモリ素子のパタ
ーンニングした浮遊ゲート電極６と、ＭＯＳトランジス
タ素子のパターンニングしたゲート電極８とを、それぞ
れ不揮発性メモリ素子形成領域１０およびＭＯＳトラン
ジスタ素子形成領域１２において、８ｎｍの膜厚の半導
体酸化膜１４を介し形成する（本発明に係わるゲート電
極形成工程）。
【００１４】つづいて、図１の（Ｃ）に示したように、
パターニングしたフォトレジスト１６をマスク材として
砒素をイオン注入法により注入し、２．５×１０20ｃｍ
-3の濃度のＭＯＳトランジスタ素子形成領域１２にＭＯ
Ｓトランジスタ素子の第１のＮ型拡散層領域１８を形成
する（本発明に係わる第１の不純物拡散層領域形成工
程）。その後、フォトレジスト１６は除去する。
パターニングしたフォトレジスト１６をマスク材として
砒素をイオン注入法により注入し、２．５×１０20ｃｍ
-3の濃度のＭＯＳトランジスタ素子形成領域１２にＭＯ
Ｓトランジスタ素子の第１のＮ型拡散層領域１８を形成
する（本発明に係わる第１の不純物拡散層領域形成工
程）。その後、フォトレジスト１６は除去する。
【００１５】さらに、膜厚１．０μｍの層間膜を全体に
形成した後、図１の（Ｄ）に示したように、浮遊ゲート
電極６周辺の層間膜および半導体酸化膜１４を除去して
浮遊ゲート電極６を露出させ、かつ第１のＮ型拡散層領
域１８上の半導体酸化膜１４および層間膜２０に層間膜
２０の表面から第１のＮ型拡散層領域１８に通じる接続
孔２２を形成する（本発明に係わる層間膜形成工程）。
なお、層間膜２０の上記厚さは、後に形成する金属配線
層に係わる寄生容量によりＭＯＳトランジスタ素子の電
気的特性が劣化しない程度の十分な厚さとなっている。
形成した後、図１の（Ｄ）に示したように、浮遊ゲート
電極６周辺の層間膜および半導体酸化膜１４を除去して
浮遊ゲート電極６を露出させ、かつ第１のＮ型拡散層領
域１８上の半導体酸化膜１４および層間膜２０に層間膜
２０の表面から第１のＮ型拡散層領域１８に通じる接続
孔２２を形成する（本発明に係わる層間膜形成工程）。
なお、層間膜２０の上記厚さは、後に形成する金属配線
層に係わる寄生容量によりＭＯＳトランジスタ素子の電
気的特性が劣化しない程度の十分な厚さとなっている。
【００１６】つづいて、図１の（Ｅ）に示したように、
膜厚１５ｎｍの酸化膜２４（本発明に係わる絶縁膜）を
全体に形成し（本発明に係わる絶縁膜形成工程）、不揮
発性メモリ素子形成領域１０の第２のＮ型拡散層領域２
６を濃度が１×１０20ｃｍ-3になるように砒素をイオン
注入して形成する（本発明に係わる第２の不純物拡散層
領域形成工程）。
膜厚１５ｎｍの酸化膜２４（本発明に係わる絶縁膜）を
全体に形成し（本発明に係わる絶縁膜形成工程）、不揮
発性メモリ素子形成領域１０の第２のＮ型拡散層領域２
６を濃度が１×１０20ｃｍ-3になるように砒素をイオン
注入して形成する（本発明に係わる第２の不純物拡散層
領域形成工程）。
【００１７】さらに、図１の（Ｆ）に示したように、パ
ターンニングしたフォトレジスト２８を不揮発性メモリ
素子形成領域１０に形成し、浮遊ゲート電極６上の酸化
膜２４は残して、不揮発性メモリ素子形成領域１０の第
２のＮ型拡散層領域２６の上部で酸化膜２４を部分的に
除去し、かつ、ＭＯＳトランジスタ素子形成領域１２の
接続孔２２の奥部に形成された第１のＮ型拡散層領域１
８上の酸化膜２４を除去する（本発明に係わる絶縁膜除
去工程）。その結果、酸化膜２４を除去した各箇所で第
１および第２のＮ型拡散層領域１８、２６が露出する。
最後に、図１の（Ｇ）に示したように、１枚のマスクを
用いて１回の工程で浮遊ゲート電極６の上に酸化膜２４
を介して制御ゲート電極３０を形成すると共に、第１お
よび第２のＮ型拡散層領域１８、２６の露出箇所で第１
および第２のＮ型拡散層領域１８、２６にそれぞれ接続
する金属配線層３２を層間膜２０および酸化膜２４の上
に必要なパターンにパターンニングして形成する（本発
明に係わる制御ゲート電極形成工程）。以上により、二
重ゲート電極を有する不揮発性メモリ素子３４と、この
メモリ素子の周辺回路を構成するＭＯＳトランジスタ素
子３６とが完成する。
ターンニングしたフォトレジスト２８を不揮発性メモリ
素子形成領域１０に形成し、浮遊ゲート電極６上の酸化
膜２４は残して、不揮発性メモリ素子形成領域１０の第
２のＮ型拡散層領域２６の上部で酸化膜２４を部分的に
除去し、かつ、ＭＯＳトランジスタ素子形成領域１２の
接続孔２２の奥部に形成された第１のＮ型拡散層領域１
８上の酸化膜２４を除去する（本発明に係わる絶縁膜除
去工程）。その結果、酸化膜２４を除去した各箇所で第
１および第２のＮ型拡散層領域１８、２６が露出する。
最後に、図１の（Ｇ）に示したように、１枚のマスクを
用いて１回の工程で浮遊ゲート電極６の上に酸化膜２４
を介して制御ゲート電極３０を形成すると共に、第１お
よび第２のＮ型拡散層領域１８、２６の露出箇所で第１
および第２のＮ型拡散層領域１８、２６にそれぞれ接続
する金属配線層３２を層間膜２０および酸化膜２４の上
に必要なパターンにパターンニングして形成する（本発
明に係わる制御ゲート電極形成工程）。以上により、二
重ゲート電極を有する不揮発性メモリ素子３４と、この
メモリ素子の周辺回路を構成するＭＯＳトランジスタ素
子３６とが完成する。
【００１８】このように本実施の形態例の半導体装置の
製造方法では、制御ゲート電極３０と金属配線層３２と
を１枚のマスクを用いるのみで形成でき、そして、制御
ゲート電極３０と金属配線層３２とを１つの工程で同時
に形成することができる。そのため、必要なマスク数は
従来より１枚減少し、また必要な工程数も１工程減少す
る。その結果、製造コストを削減できると共に、試作な
どにかかる時間を短縮して製品開発に要する期間を短く
することができる。また、本実施の形態例では、酸化膜
２４を形成した後、不揮発性メモリ素子形成領域１０に
第２のＮ型拡散層領域２６を形成する際に、ＭＯＳトラ
ンジスタ素子形成領域１２においても、接続孔２２を通
じて第１のＮ型拡散層領域１８に砒素イオンが注入され
るため、後に金属配線層３２を形成したとき、金属配線
層３２と第１のＮ型拡散層領域１８との接触抵抗が低く
なり、ＭＯＳトランジスタ素子３６の性能向上に有利と
なる。
製造方法では、制御ゲート電極３０と金属配線層３２と
を１枚のマスクを用いるのみで形成でき、そして、制御
ゲート電極３０と金属配線層３２とを１つの工程で同時
に形成することができる。そのため、必要なマスク数は
従来より１枚減少し、また必要な工程数も１工程減少す
る。その結果、製造コストを削減できると共に、試作な
どにかかる時間を短縮して製品開発に要する期間を短く
することができる。また、本実施の形態例では、酸化膜
２４を形成した後、不揮発性メモリ素子形成領域１０に
第２のＮ型拡散層領域２６を形成する際に、ＭＯＳトラ
ンジスタ素子形成領域１２においても、接続孔２２を通
じて第１のＮ型拡散層領域１８に砒素イオンが注入され
るため、後に金属配線層３２を形成したとき、金属配線
層３２と第１のＮ型拡散層領域１８との接触抵抗が低く
なり、ＭＯＳトランジスタ素子３６の性能向上に有利と
なる。
【００１９】なお、本実施の形態例では不揮発メモリ素
子形成領域における層間膜２０を除去する工程が必要と
なるが、従来必要であったＭＯＳトランジスタ素子形成
領域をフォトレジストによりマスキングする工程が不要
となるので、この点で工程数は増加しない（図２の
（Ｄ））。また、本実施の形態例では酸化膜２４を形成
する工程が必要となるが、従来は、制御ゲート電極１１
８を形成する際に、浮遊ゲート電極１０８との間に介在
する絶縁膜を形成する工程が必要であるため、工程数の
増加とはならない（図２の（Ｅ））。したがって、上述
のように制御ゲート電極３０と金属配線層３２とを１つ
の工程で同時に形成できることから、全体で１工程減少
することになる。
子形成領域における層間膜２０を除去する工程が必要と
なるが、従来必要であったＭＯＳトランジスタ素子形成
領域をフォトレジストによりマスキングする工程が不要
となるので、この点で工程数は増加しない（図２の
（Ｄ））。また、本実施の形態例では酸化膜２４を形成
する工程が必要となるが、従来は、制御ゲート電極１１
８を形成する際に、浮遊ゲート電極１０８との間に介在
する絶縁膜を形成する工程が必要であるため、工程数の
増加とはならない（図２の（Ｅ））。したがって、上述
のように制御ゲート電極３０と金属配線層３２とを１つ
の工程で同時に形成できることから、全体で１工程減少
することになる。
【００２０】また、本実施の形態例では、不揮発性メモ
リ素子形成領域１０では層間膜２０を除去するが、ＭＯ
Ｓトランジスタ素子形成領域１２では層間膜２０が残さ
れるので、金属配線層３２に係わる寄生容量が増大する
ことはなく、したがってＭＯＳトランジスタ素子３６の
性能が劣化は生じない。
リ素子形成領域１０では層間膜２０を除去するが、ＭＯ
Ｓトランジスタ素子形成領域１２では層間膜２０が残さ
れるので、金属配線層３２に係わる寄生容量が増大する
ことはなく、したがってＭＯＳトランジスタ素子３６の
性能が劣化は生じない。
【００２１】本実施の形態例では、不揮発性メモリ素子
３４の浮遊ゲート電極６とＭＯＳトランジスタ素子３６
のゲート電極８とは同時に形成するとしたが、これらの
電極を個別に形成して、それぞれの酸化膜や電極の厚み
を、不揮発性メモリ素子３４およびＭＯＳトランジスタ
素子３６の電気的特性をそれぞれ最適化できる値に設定
することも可能である。また、層間膜２０を不揮発性メ
モリ素子形成領域１０で除去する際に、一部が第２のＮ
型拡散層領域２６上に残る状態で除去することも可能で
ある。そして、その場合には、ＭＯＳトランジスタ素子
形成領域１２と同様、層間膜２０に接続孔を形成して第
２のＮ型拡散層領域２６と金属配線層３２とを接続でき
るようにしてもよい。
３４の浮遊ゲート電極６とＭＯＳトランジスタ素子３６
のゲート電極８とは同時に形成するとしたが、これらの
電極を個別に形成して、それぞれの酸化膜や電極の厚み
を、不揮発性メモリ素子３４およびＭＯＳトランジスタ
素子３６の電気的特性をそれぞれ最適化できる値に設定
することも可能である。また、層間膜２０を不揮発性メ
モリ素子形成領域１０で除去する際に、一部が第２のＮ
型拡散層領域２６上に残る状態で除去することも可能で
ある。そして、その場合には、ＭＯＳトランジスタ素子
形成領域１２と同様、層間膜２０に接続孔を形成して第
２のＮ型拡散層領域２６と金属配線層３２とを接続でき
るようにしてもよい。
【００２２】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法では、まず、ゲート電極形成工程において、
半導体基板上に半導体酸化膜を介して半導体素子を構成
する浮遊ゲート電極とトランジスタ素子を構成するゲー
ト電極とを相互に近接して形成し、第１の不純物拡散層
領域形成工程では、トランジスタ素子のゲート電極両側
の半導体基板表面に半導体基板とは異なる導電型の第１
の不純物拡散層領域を形成する。その後、層間膜形成工
程で、半導体基板上に層間膜を被着させた後、浮遊ゲー
ト電極周辺の層間膜および半導体酸化膜を除去し、かつ
第１の不純物拡散層領域上の半導体酸化膜および層間膜
に層間膜の表面から第１の不純物拡散層領域に通じる接
続孔を形成する。つづいて、絶縁膜形成工程において、
半導体素子およびトランジスタ素子の形成領域の表面全
体に絶縁膜を形成し、第２の不純物拡散層領域形成工程
で、浮遊ゲート電極両側の半導体基板表面に半導体基板
とは異なる導電型の第２の不純物拡散層領域を形成す
る。そして、絶縁膜除去工程で、第２の不純物拡散層領
域の上部の箇所で絶縁膜を部分的に除去して第２の不純
物拡散層領域を露出させ、かつ接続孔の奥部に形成され
た第１の不純物拡散層領域上の絶縁膜を除去して第１の
不純物拡散層領域を露出させる。その後、制御ゲート電
極形成工程において、浮遊ゲート電極の上に絶縁膜を介
して制御ゲート電極を形成すると共に、第１および第２
の不純物拡散層領域の露出箇所で第１および第２の不純
物拡散層領域にそれぞれ接続する金属配線層を層間膜お
よび絶縁膜の上に形成する。
の製造方法では、まず、ゲート電極形成工程において、
半導体基板上に半導体酸化膜を介して半導体素子を構成
する浮遊ゲート電極とトランジスタ素子を構成するゲー
ト電極とを相互に近接して形成し、第１の不純物拡散層
領域形成工程では、トランジスタ素子のゲート電極両側
の半導体基板表面に半導体基板とは異なる導電型の第１
の不純物拡散層領域を形成する。その後、層間膜形成工
程で、半導体基板上に層間膜を被着させた後、浮遊ゲー
ト電極周辺の層間膜および半導体酸化膜を除去し、かつ
第１の不純物拡散層領域上の半導体酸化膜および層間膜
に層間膜の表面から第１の不純物拡散層領域に通じる接
続孔を形成する。つづいて、絶縁膜形成工程において、
半導体素子およびトランジスタ素子の形成領域の表面全
体に絶縁膜を形成し、第２の不純物拡散層領域形成工程
で、浮遊ゲート電極両側の半導体基板表面に半導体基板
とは異なる導電型の第２の不純物拡散層領域を形成す
る。そして、絶縁膜除去工程で、第２の不純物拡散層領
域の上部の箇所で絶縁膜を部分的に除去して第２の不純
物拡散層領域を露出させ、かつ接続孔の奥部に形成され
た第１の不純物拡散層領域上の絶縁膜を除去して第１の
不純物拡散層領域を露出させる。その後、制御ゲート電
極形成工程において、浮遊ゲート電極の上に絶縁膜を介
して制御ゲート電極を形成すると共に、第１および第２
の不純物拡散層領域の露出箇所で第１および第２の不純
物拡散層領域にそれぞれ接続する金属配線層を層間膜お
よび絶縁膜の上に形成する。
【００２３】このように本発明の半導体装置の製造方法
では、層間膜形成工程において半導体基板上に層間膜を
被着させた後、浮遊ゲート電極周辺の層間膜を除去して
浮遊ゲート電極を露出させ、その上で、絶縁膜形成工
程、第２の不純物拡散層領域形成工程、絶縁膜除去工程
を経て、制御ゲート電極形成工程において制御ゲート電
極と金属配線層とを同時に形成する。したがって、制御
ゲート電極と金属配線層とを１枚のマスクを用いるのみ
で形成でき、そして、制御ゲート電極と金属配線層とを
１つの工程で同時に形成することができる。そのため、
必要なマスク数は従来より１枚減少し、また必要な工程
数も１工程減少する。
では、層間膜形成工程において半導体基板上に層間膜を
被着させた後、浮遊ゲート電極周辺の層間膜を除去して
浮遊ゲート電極を露出させ、その上で、絶縁膜形成工
程、第２の不純物拡散層領域形成工程、絶縁膜除去工程
を経て、制御ゲート電極形成工程において制御ゲート電
極と金属配線層とを同時に形成する。したがって、制御
ゲート電極と金属配線層とを１枚のマスクを用いるのみ
で形成でき、そして、制御ゲート電極と金属配線層とを
１つの工程で同時に形成することができる。そのため、
必要なマスク数は従来より１枚減少し、また必要な工程
数も１工程減少する。
【００２４】その結果、製造コストを削減できると共
に、試作などにかかる時間を短縮して製品開発に要する
期間を短くすることができる。
に、試作などにかかる時間を短縮して製品開発に要する
期間を短くすることができる。
【図１】本発明による半導体装置の製造方法の一例を示
す工程図である。
す工程図である。
【図２】二重ゲート電極を有する不揮発性メモリ素子と
ＭＯＳトランジスタ素子とを相互に近接して形成する従
来のＭＯＳ型半導体装置の製造方法を示す工程図であ
る。
ＭＯＳトランジスタ素子とを相互に近接して形成する従
来のＭＯＳ型半導体装置の製造方法を示す工程図であ
る。
２……Ｐ型シリコン基板、４……酸化膜、６……浮遊ゲ
ート電極、８……ゲート電極、１０……不揮発性メモリ
素子形成領域、１２……ＭＯＳトランジスタ素子形成領
域、１４……半導体酸化膜、１６……フォトレジスト、
１８……第１のＮ型拡散層領域、２０……層間膜、２２
……接続孔、２４……酸化膜、２６……第２のＮ型拡散
層領域、２８……フォトレジスト、３０……制御ゲート
電極、３２……金属配線層、３４……不揮発性メモリ素
子、３６……ＭＯＳトランジスタ素子、１０２……シリ
コン基板、１０４……酸化膜、１０６……不揮発性メモ
リ素子形成領域、１０８……浮遊ゲート電極、１１０…
…ＭＯＳトランジスタ形成領域、１１２……ゲート電
極、１１４……フォトレジスト、１１６……Ｎ型拡散
層、１１８……制御ゲート電極、１２０……フォトレジ
スト、１２２……Ｎ型拡散層、１２４……層間膜、１２
６……接続孔、１２８……金属配線層。
ート電極、８……ゲート電極、１０……不揮発性メモリ
素子形成領域、１２……ＭＯＳトランジスタ素子形成領
域、１４……半導体酸化膜、１６……フォトレジスト、
１８……第１のＮ型拡散層領域、２０……層間膜、２２
……接続孔、２４……酸化膜、２６……第２のＮ型拡散
層領域、２８……フォトレジスト、３０……制御ゲート
電極、３２……金属配線層、３４……不揮発性メモリ素
子、３６……ＭＯＳトランジスタ素子、１０２……シリ
コン基板、１０４……酸化膜、１０６……不揮発性メモ
リ素子形成領域、１０８……浮遊ゲート電極、１１０…
…ＭＯＳトランジスタ形成領域、１１２……ゲート電
極、１１４……フォトレジスト、１１６……Ｎ型拡散
層、１１８……制御ゲート電極、１２０……フォトレジ
スト、１２２……Ｎ型拡散層、１２４……層間膜、１２
６……接続孔、１２８……金属配線層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−236973（ＪＰ，Ａ) 特開 平10−107229（ＪＰ，Ａ) 特開 平10−74903（ＪＰ，Ａ) 特開 平８−213489（ＪＰ，Ａ) 特開 平８−195359（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (6)
- 【請求項１】 二重ゲート電極構造を有する半導体素子
とトランジスタ素子とを半導体基板上に近接して形成し
た半導体装置を製造する方法であって、 前記半導体基板上に半導体酸化膜を介して前記半導体素
子を構成する浮遊ゲート電極と前記トランジスタ素子を
構成するゲート電極とを相互に近接して形成するゲート
電極形成工程と、 前記トランジスタ素子の前記ゲート電極両側の前記半導
体基板表面に前記半導体基板とは異なる導電型の第１の
不純物拡散層領域を形成する第１の不純物拡散層領域形
成工程と、 前記半導体基板上に層間膜を被着させた後、前記浮遊ゲ
ート電極周辺の前記層間膜および前記半導体酸化膜を除
去し、かつ前記第１の不純物拡散層領域上の前記半導体
酸化膜および前記層間膜に前記層間膜の表面から前記第
１の不純物拡散層領域に通じる接続孔を形成する層間膜
形成工程と、 前記半導体素子および前記トランジスタ素子の形成領域
の表面全体に絶縁膜を形成する絶縁膜形成工程と、 前記浮遊ゲート電極両側の前記半導体基板表面に前記半
導体基板とは異なる導電型の第２の不純物拡散層領域を
形成する第２の不純物拡散層領域形成工程と、 前記第２の不純物拡散層領域の上部で前記絶縁膜を部分
的に除去して前記第２の不純物拡散層領域を露出させ、
かつ前記接続孔の奥部に形成した前記第１の不純物拡散
層領域上の前記絶縁膜を除去して前記第１の不純物拡散
層領域を露出させる絶縁膜除去工程と、 前記浮遊ゲート電極の上に前記絶縁膜を介して制御ゲー
ト電極を形成すると共に、前記第１および第２の不純物
拡散層領域の露出箇所で前記第１および第２の不純物拡
散層領域にそれぞれ接続する金属配線層を前記層間膜お
よび前記絶縁膜の上に形成する制御ゲート電極形成工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の不純物拡散層領域形成工程で
はイオン注入法により不純物を注入して前記第２の不純
物拡散層領域を形成することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記第２の不純物拡散層領域形成工程で
は浮遊ゲート電極両側の前記半導体基板表面の箇所と共
に、前記接続孔の奥部の前記第１の不純物拡散層領域に
対しても前記不純物を注入することを特徴とする請求項
２記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板はＰ型シリコン基板であ
り、前記第１および第２の不純物拡散層領域はＮ型不純
物拡散層領域であることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項５】 前記半導体基板はＰ型シリコン基板であ
り、前記第１および第２の不純物拡散層領域はＮ型不純
物拡散層領域であり、前記不純物は砒素であることを特
徴とする請求項２記載の半導体装置の製造方法。 - 【請求項６】 前記半導体素子は不揮発性メモリ素子を
構成し、前記トランジスタ素子は前記不揮発性メモリ素
子の周辺回路を構成するＭＯＳトランジスタ素子を構成
していることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
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| JP28410398A JP3241329B2 (ja) | 1998-10-06 | 1998-10-06 | 半導体装置の製造方法 |
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