JPH0354865A - 薄膜電界効果トランジスタ及びその製造方法 - Google Patents
薄膜電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH0354865A JPH0354865A JP1191113A JP19111389A JPH0354865A JP H0354865 A JPH0354865 A JP H0354865A JP 1191113 A JP1191113 A JP 1191113A JP 19111389 A JP19111389 A JP 19111389A JP H0354865 A JPH0354865 A JP H0354865A
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- JP
- Japan
- Prior art keywords
- thin film
- gate electrode
- semiconductor thin
- gate insulating
- film
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は薄膜電界効果トランジスタに関し，特に増幅率
が大きくリーク電流の少い薄膜電界効果トランジスタ及
びその製造方法に関する。
が大きくリーク電流の少い薄膜電界効果トランジスタ及
びその製造方法に関する。
（従来の技術）
薄膜電界効果トランジスタ（ＴＦＴ ： Ｔｈ ｉ ｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は絶縁層（絶縁性
基板，又はその他の基板上に形成された絶縁層）上に形
成された半導体薄膜内にソース・ドレインとチャネルを
設けた電界効果トランジスタである。従来のＴＰＴは．
（１）半導体薄膜の上面にゲート絶縁膜を設けたものと
（２）半導体薄膜の下面にゲート絶縁膜を設けたものの
２タイプに大別される。
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は絶縁層（絶縁性
基板，又はその他の基板上に形成された絶縁層）上に形
成された半導体薄膜内にソース・ドレインとチャネルを
設けた電界効果トランジスタである。従来のＴＰＴは．
（１）半導体薄膜の上面にゲート絶縁膜を設けたものと
（２）半導体薄膜の下面にゲート絶縁膜を設けたものの
２タイプに大別される。
第４図を参照して上記（１）タイプのＴＰＴを説明する
。絶縁層ｌ上に半導体薄膜４を堆積した後，活性領域パ
ターンを有するレジストを形成し半導体薄膜をＲＩＥ（
反応性イオンエッチング）等によりパターニングする。
。絶縁層ｌ上に半導体薄膜４を堆積した後，活性領域パ
ターンを有するレジストを形成し半導体薄膜をＲＩＥ（
反応性イオンエッチング）等によりパターニングする。
次にレジストを除去した後，半導体薄膜４上にゲート絶
縁膜９を形成しゲート電極１０の材料を堆積する。この
後．ゲート電極１０のパターンを有するレジストを形成
し，ＲＩＥによりゲート電極材料及びゲート絶縁膜９を
バターニングする。続いて，不純物のイオン注入を行い
自己整合的にソース・ドレイン４ａ，４Ｃ及びチャネル
領域４ｂを形成する。
縁膜９を形成しゲート電極１０の材料を堆積する。この
後．ゲート電極１０のパターンを有するレジストを形成
し，ＲＩＥによりゲート電極材料及びゲート絶縁膜９を
バターニングする。続いて，不純物のイオン注入を行い
自己整合的にソース・ドレイン４ａ，４Ｃ及びチャネル
領域４ｂを形成する。
次に．第５図を参照して前記（２）のタイプのＴＰＴを
説明する。まず，ゲート電極ｌＯの材料を堆積した後，
ゲート電極１０のパターンを有するレジストを形成し．
ゲート電極材料をバターニングする．次に，レジストを
除去した後，ゲート電極１０上にゲート絶縁膜９を形成
し．半導体薄膜４を堆積する．この後，活性層パターン
を有するレジストを形成し，ＲＩＥにより半導体薄膜４
及びゲート絶縁膜９をパターニングする。続いて，レジ
ストパターンを形成した後，不純物のイオン注入を行な
い，ソース・ドレイン４ａ，４ｃ及びチャネル領域４ｂ
を形成する。
説明する。まず，ゲート電極ｌＯの材料を堆積した後，
ゲート電極１０のパターンを有するレジストを形成し．
ゲート電極材料をバターニングする．次に，レジストを
除去した後，ゲート電極１０上にゲート絶縁膜９を形成
し．半導体薄膜４を堆積する．この後，活性層パターン
を有するレジストを形成し，ＲＩＥにより半導体薄膜４
及びゲート絶縁膜９をパターニングする。続いて，レジ
ストパターンを形成した後，不純物のイオン注入を行な
い，ソース・ドレイン４ａ，４ｃ及びチャネル領域４ｂ
を形成する。
（発明が解決しようとする課題）
しかしながら上述の従来技術においては以下に述べる問
題があった。
題があった。
ＴＰＴは非品質シリコン膜や多結晶シリコン膜等の半導
体薄膜に形成されたトランジスタであるために単結晶シ
リコンに形或されたトランジスタに比べ，ソース・ドレ
イン間リーク電流が大きいという問題があった。また上
記半導体薄膜中のキャリア移動度が，単結晶中のキャリ
ア移動度に劣るということなどを理由として，ＴＰＴの
増幅率は低かった。
体薄膜に形成されたトランジスタであるために単結晶シ
リコンに形或されたトランジスタに比べ，ソース・ドレ
イン間リーク電流が大きいという問題があった。また上
記半導体薄膜中のキャリア移動度が，単結晶中のキャリ
ア移動度に劣るということなどを理由として，ＴＰＴの
増幅率は低かった。
本発明は上記課題を解決するためになされたものであり
，その目的とするところは．リーク電流が少なく増幅率
の高い薄膜電界効果トランジスタを提供することにある
。
，その目的とするところは．リーク電流が少なく増幅率
の高い薄膜電界効果トランジスタを提供することにある
。
（課題を解決するための手段）
本発明の薄膜電界効果トランジスタは，絶縁層上に形成
された第１のゲート電極と．該第１のゲー１・電極上に
形成された第１のゲート絶縁膜と，該第１のゲート絶縁
膜上に形成された半導体薄膜と．該半導体薄膜中に形成
されたチャネル領域と．該半導体薄膜上に形成され．少
くとも該チャネル領域の上面及び２つの側面のすべてを
覆う第２のゲート絶縁膜と，該第２のゲート絶縁膜上に
形成され，該第２のゲート絶縁膜を介して，該チャネル
領域の上面及び２つの側面のすべてを覆う第２のゲート
電極とを備え，該第２のゲート電極と該第１のゲート電
極が電気的に接続されておち．そのことにより上記目的
が達威される。
された第１のゲート電極と．該第１のゲー１・電極上に
形成された第１のゲート絶縁膜と，該第１のゲート絶縁
膜上に形成された半導体薄膜と．該半導体薄膜中に形成
されたチャネル領域と．該半導体薄膜上に形成され．少
くとも該チャネル領域の上面及び２つの側面のすべてを
覆う第２のゲート絶縁膜と，該第２のゲート絶縁膜上に
形成され，該第２のゲート絶縁膜を介して，該チャネル
領域の上面及び２つの側面のすべてを覆う第２のゲート
電極とを備え，該第２のゲート電極と該第１のゲート電
極が電気的に接続されておち．そのことにより上記目的
が達威される。
本発明の薄膜電界効果トランジスタの製造方法は．請求
項ｌに記載の薄膜電界効果トランジスタの製造方法であ
って．前記第２のゲート電極を形成した後に，前記半導
体薄膜に対して不純物イオン注入を行うことによってソ
ース・ドレインを自己整合的に形成し．そのことにより
上記目的が達或される。
項ｌに記載の薄膜電界効果トランジスタの製造方法であ
って．前記第２のゲート電極を形成した後に，前記半導
体薄膜に対して不純物イオン注入を行うことによってソ
ース・ドレインを自己整合的に形成し．そのことにより
上記目的が達或される。
（実施例）
以下に本発明を実施例について説明する。第１図に本発
明装置の実施例の平面図，第２Ａ図に第ｌ図のＡＡ線に
沿った断面図，第２Ｂ図にＢＢ線に沿った断面図を示す
。
明装置の実施例の平面図，第２Ａ図に第ｌ図のＡＡ線に
沿った断面図，第２Ｂ図にＢＢ線に沿った断面図を示す
。
絶縁層（絶縁基板，又はその他の基板上に形戊された絶
縁層）ｌ上に第１のゲート電極２が形成されており，第
１のゲート電極２上には第１のゲート絶縁膜３が形成さ
れている。ゲート絶縁膜３上にはソース・ドレイン４ａ
，４ｃ及びチャネル領域４ｂを有する多結晶シリコン半
導体薄膜（膜厚６００人）４がＴＰＴの活性層として設
けられている。
縁層）ｌ上に第１のゲート電極２が形成されており，第
１のゲート電極２上には第１のゲート絶縁膜３が形成さ
れている。ゲート絶縁膜３上にはソース・ドレイン４ａ
，４ｃ及びチャネル領域４ｂを有する多結晶シリコン半
導体薄膜（膜厚６００人）４がＴＰＴの活性層として設
けられている。
第２Ｂ図に示すチャネル領域４ｂの上面Ｓ１，及び２つ
の側面Ｓ２，Ｓ３を含む半導体薄膜４表面には第２のゲ
ート電極５が形成されている。第２のゲート絶縁膜５を
介して，第２のゲート電極７がチャネル領域４ｂの上面
Ｓｌ及び２つの側面Ｓ２，Ｓ３を覆っている。
の側面Ｓ２，Ｓ３を含む半導体薄膜４表面には第２のゲ
ート電極５が形成されている。第２のゲート絶縁膜５を
介して，第２のゲート電極７がチャネル領域４ｂの上面
Ｓｌ及び２つの側面Ｓ２，Ｓ３を覆っている。
第２のゲート電極７は第１のゲート電極２とコンタクト
６を介して接触している。従って第ｌのゲート電極２の
電位と第２のゲート電極７の電位は等しい。
６を介して接触している。従って第ｌのゲート電極２の
電位と第２のゲート電極７の電位は等しい。
本実施例に於いては，第１図，第２Ａ図及び第２Ｂ図に
示すように．第１のゲート電極２及び第２のゲート電極
７がゲート絶縁膜３．５を介してＴＰＴ活性層半導体薄
膜４のチャネル領域４ｂを取り囲んでいる。また，第１
のゲート電極２の電位と第２のゲート電極の電位は等し
い。このため，第１及び第２のゲート電極２，７による
電界は．チャネル領域４ｂのゲート絶縁膜３，５に接す
る上面Ｓｌ，下面及び側面Ｓ２，３３の近傍に於いて，
制御性良く反転層（チャネル）を形成することができる
。従ってこのチャネルの実効的な幅Ｗは，活性層の膜厚
ｔ，活性層（チャネル領域）の幅Ｗを用いて，近似的に
次式で表わされる。
示すように．第１のゲート電極２及び第２のゲート電極
７がゲート絶縁膜３．５を介してＴＰＴ活性層半導体薄
膜４のチャネル領域４ｂを取り囲んでいる。また，第１
のゲート電極２の電位と第２のゲート電極の電位は等し
い。このため，第１及び第２のゲート電極２，７による
電界は．チャネル領域４ｂのゲート絶縁膜３，５に接す
る上面Ｓｌ，下面及び側面Ｓ２，３３の近傍に於いて，
制御性良く反転層（チャネル）を形成することができる
。従ってこのチャネルの実効的な幅Ｗは，活性層の膜厚
ｔ，活性層（チャネル領域）の幅Ｗを用いて，近似的に
次式で表わされる。
Ｗ＝２（ｔ＋ｗ）
一般にＴＰＴの増幅率はチャネルの実効的な幅Ｗに比例
する。
する。
上式のように本実施例ＴＰＴはそのチャネルの実効的な
幅Ｗが従来のもの（ Ｗ ＝ ｗ ）に比べて著しく増
加しており，それに応じた大きな増幅率を有している。
幅Ｗが従来のもの（ Ｗ ＝ ｗ ）に比べて著しく増
加しており，それに応じた大きな増幅率を有している。
また，第１のゲート電極２及び第２のゲート電極７が活
性層半導体薄膜４の全体に電界を及ぼしており５ これ
によって活性層半導体薄Ｍ４のチャネル領域４ｂ全体の
ポテンシャルを制御するために．従来例にみられた活性
層半導体薄膜４を流れるリーク電流が著しく低減される
。
性層半導体薄膜４の全体に電界を及ぼしており５ これ
によって活性層半導体薄Ｍ４のチャネル領域４ｂ全体の
ポテンシャルを制御するために．従来例にみられた活性
層半導体薄膜４を流れるリーク電流が著しく低減される
。
このように本実施例のＴ−ＦＴはそのチャネル領域４ｂ
を含む領域がゲート絶縁膜３．５を介してゲート電極２
．７によって囲まれているために，大きな増幅率と低い
リーク電流を実現することができる。
を含む領域がゲート絶縁膜３．５を介してゲート電極２
．７によって囲まれているために，大きな増幅率と低い
リーク電流を実現することができる。
次に，本実施例の製造方法を第３Ａ図及び第３Ｂ図（１
）〜（４）を参照して説明する。第３Ａ図は第１図のＡ
Ａ線に沿った断面図，第３Ｂ図は第１図のＢＢ線に沿っ
た断面図であり，（１）〜（４）のそれぞれの工程に左
右の図が対応している。
）〜（４）を参照して説明する。第３Ａ図は第１図のＡ
Ａ線に沿った断面図，第３Ｂ図は第１図のＢＢ線に沿っ
た断面図であり，（１）〜（４）のそれぞれの工程に左
右の図が対応している。
まず，絶縁Ｎｌ上にＣＶＤ法によって多結晶シリヨン膜
（膜厚５００人）を第１のゲート電極２の材料として堆
積した後，多結晶シリコン膜にリンを拡散する。この後
，ＣＶＤ法を用いて多結晶シリコン膜の表面に第１のゲ
ート絶縁膜（膜厚５００人）３を形或する（第３Ａ図（
１）及び第３Ｂ図（１））。
（膜厚５００人）を第１のゲート電極２の材料として堆
積した後，多結晶シリコン膜にリンを拡散する。この後
，ＣＶＤ法を用いて多結晶シリコン膜の表面に第１のゲ
ート絶縁膜（膜厚５００人）３を形或する（第３Ａ図（
１）及び第３Ｂ図（１））。
次に活性層４となる多結晶シリコン膜（膜厚６００入）
をゲート絶縁膜３上にＣＶＤ法によって堆積した後．し
きい値電圧を調整するためのイオン注入を行う。
をゲート絶縁膜３上にＣＶＤ法によって堆積した後．し
きい値電圧を調整するためのイオン注入を行う。
ゲート絶縁膜３上に活性層として所望のパターンを有す
るレジストパターンを形成した後，ＲＩＥ（リアクティ
ブイオンエッチング）等の方法を用いて多結晶シリコン
膜をバターニングする。
るレジストパターンを形成した後，ＲＩＥ（リアクティ
ブイオンエッチング）等の方法を用いて多結晶シリコン
膜をバターニングする。
レジストパターンを除去し，バターニングされた多結晶
シリコンの表面にＣＶＤ法によって第２のゲート絶縁膜
（膜厚５００入）を形或する（第３Ａ図（２）及び第３
Ｂ図（２））。次に，第１のゲート電極２の表面の一部
所定領域を露出させるために．第３Ａ図（３）及び第３
Ｂ図（３）に示すようにコンタクトホール６のパターン
を有するレジストを形成した後．第１のゲート絶縁膜３
をエッチングする．第２のゲート電極７の材料として多
結晶シリコン膜（膜厚３０００人）をＣＶＤ法を用いて
堆積した後，多結晶シリコン膜にリンを拡散する。次に
，第２のゲート電極７のパターンを有するレジストパタ
ーンを多結晶シリコン膜上に形成した後ＲＩＥ等の方法
を用いて多結晶シリコンをパターニングする。こうして
形成される第２のゲート電極７は，第２のゲート絶縁膜
５を介してＴＰＴのチャネル領域４ｂを覆い，次工程の
イオン注入に対するマスクとなる。次に，第３Ａ図（４
）及び第３Ｂ図（４）に示すように．ボロン（Ｂ）を活
性層半導体薄膜４に対してイオン注入した後，ボロンを
活性化させ，ソース・ドレイン４ａ，４ｃを形成する。
シリコンの表面にＣＶＤ法によって第２のゲート絶縁膜
（膜厚５００入）を形或する（第３Ａ図（２）及び第３
Ｂ図（２））。次に，第１のゲート電極２の表面の一部
所定領域を露出させるために．第３Ａ図（３）及び第３
Ｂ図（３）に示すようにコンタクトホール６のパターン
を有するレジストを形成した後．第１のゲート絶縁膜３
をエッチングする．第２のゲート電極７の材料として多
結晶シリコン膜（膜厚３０００人）をＣＶＤ法を用いて
堆積した後，多結晶シリコン膜にリンを拡散する。次に
，第２のゲート電極７のパターンを有するレジストパタ
ーンを多結晶シリコン膜上に形成した後ＲＩＥ等の方法
を用いて多結晶シリコンをパターニングする。こうして
形成される第２のゲート電極７は，第２のゲート絶縁膜
５を介してＴＰＴのチャネル領域４ｂを覆い，次工程の
イオン注入に対するマスクとなる。次に，第３Ａ図（４
）及び第３Ｂ図（４）に示すように．ボロン（Ｂ）を活
性層半導体薄膜４に対してイオン注入した後，ボロンを
活性化させ，ソース・ドレイン４ａ，４ｃを形成する。
この後，層間絶縁膜及び配線等（不図示）を形成すれば
，本実施例のＴＰＴが作製される。
，本実施例のＴＰＴが作製される。
本実施例の製造方法に於いて，活性層半導体薄膜４のチ
ャネル領域４ｂとなる領域の上に第２のゲート絶縁膜５
を介して第２のゲート電極７を形成した後にソース・ド
レイン形成のためのイオン注入を行うことによって．自
己整合的にソース・ドレイン４ａ，４ｃが形成される。
ャネル領域４ｂとなる領域の上に第２のゲート絶縁膜５
を介して第２のゲート電極７を形成した後にソース・ド
レイン形成のためのイオン注入を行うことによって．自
己整合的にソース・ドレイン４ａ，４ｃが形成される。
これによって，第２のゲート電極７とソース・ドレイン
４ａ．４Ｃ端との位置関係が整合するので，ＴＰＴの動
作性能及び製造歩留の向上が得られ，ＴＰＴの微細化が
可能となる。
４ａ．４Ｃ端との位置関係が整合するので，ＴＰＴの動
作性能及び製造歩留の向上が得られ，ＴＰＴの微細化が
可能となる。
なお，本実施例では，第１及び第２のゲート電極２．７
の材料として多結晶シリコン膜を用いたが．他の高融点
導電性材料，例えば高融点金属，高融点金属シリサイド
，又はポリサイド等の高融点材料多層膜等を用いても良
い。
の材料として多結晶シリコン膜を用いたが．他の高融点
導電性材料，例えば高融点金属，高融点金属シリサイド
，又はポリサイド等の高融点材料多層膜等を用いても良
い。
（発明の効果）
このように，本発明の薄膜電界効果トランジスタによれ
ば，増幅率が大きく増加し，しかもリーク電流が著しく
低減される。
ば，増幅率が大きく増加し，しかもリーク電流が著しく
低減される。
また，本発明の薄膜電界効果トランジスタの製造方法に
よれば．ゲート電極とソース・ドレインが制御性良く整
合されるので，素子の微細化，トランジスタ特性の向上
を歩留り良く容易に実現することかできる。
よれば．ゲート電極とソース・ドレインが制御性良く整
合されるので，素子の微細化，トランジスタ特性の向上
を歩留り良く容易に実現することかできる。
４．゛ の ーなｉ゛日
第１図は本発明の実施例装置を説明するための平面図，
第２Ａ図は第１図のＡＡ線に沿った断面図，第２Ｂ図は
第１図のＢＢ線に沿った断面図，第３Ａ図（１）〜（４
）及び第３Ｂ図（１）〜（４）はそれぞれ，実施例の製
造方法を説明するための第１図のＡＡ線に沿った断面図
及びＢＢ線に沿った断面図，第４図及び第５図は従来例
を説明するための断面図である。
第２Ａ図は第１図のＡＡ線に沿った断面図，第２Ｂ図は
第１図のＢＢ線に沿った断面図，第３Ａ図（１）〜（４
）及び第３Ｂ図（１）〜（４）はそれぞれ，実施例の製
造方法を説明するための第１図のＡＡ線に沿った断面図
及びＢＢ線に沿った断面図，第４図及び第５図は従来例
を説明するための断面図である。
１・・・絶縁層．２・・・第ｌのゲート電極，３・・・
第■のゲート絶縁膜，４・・・活性層半導体薄膜，４ａ
，４ｃ・・・ソース・ドレイン，４ｂ・・・チャネル領
域，５・・・第２のゲート絶縁膜，６・・・コンタクト
ホール，７・・・第２のゲート電極，８・・・レジスト
９・・・ゲート絶縁膜，ｌＯ・・・ゲート電極，ＳＬ
・・・チャネル領域の上面，Ｓ２，Ｓ３・・・チャネル
領域の側面。
第■のゲート絶縁膜，４・・・活性層半導体薄膜，４ａ
，４ｃ・・・ソース・ドレイン，４ｂ・・・チャネル領
域，５・・・第２のゲート絶縁膜，６・・・コンタクト
ホール，７・・・第２のゲート電極，８・・・レジスト
９・・・ゲート絶縁膜，ｌＯ・・・ゲート電極，ＳＬ
・・・チャネル領域の上面，Ｓ２，Ｓ３・・・チャネル
領域の側面。
以上
Claims (1)
- 【特許請求の範囲】 １、絶縁層上に形成された第１のゲート電極と、該第１
のゲート電極上に形成された第１のゲート絶縁膜と、該
第１のゲート絶縁膜上に形成された半導体薄膜と、 該半導体薄膜中に形成されたチャネル領域と。 該半導体薄膜上に形成され、少くとも該チャネル領域の
上面及び２つの側面のすべてを覆う第２のゲート絶縁膜
と、 該第２のゲート絶縁膜上に形成され、該第２のゲート絶
縁膜を介して、該チャネル領域の上面及び２つの側面の
すべてを覆う第２のゲート電極とを備え、 該第２のゲート電極と該第１のゲート電極が電気的に接
続された、 薄膜電界効果トランジスタ。 ２、請求項１に記載の薄膜電界効果トランジスタの製造
方法であって、前記第２のゲート電極を形成した後に、
前記半導体薄膜に対して不純物イオン注入を行うことに
よってソース・ドレインを自己整合的に形成する薄膜電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191113A JPH0354865A (ja) | 1989-07-24 | 1989-07-24 | 薄膜電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191113A JPH0354865A (ja) | 1989-07-24 | 1989-07-24 | 薄膜電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354865A true JPH0354865A (ja) | 1991-03-08 |
Family
ID=16269078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191113A Pending JPH0354865A (ja) | 1989-07-24 | 1989-07-24 | 薄膜電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316296B1 (en) | 1999-05-28 | 2001-11-13 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Field-effect transistor and method of manufacturing same |
| JP2007281188A (ja) * | 2006-04-06 | 2007-10-25 | Seiko Epson Corp | トランジスタ、画素電極基板、電気光学装置、電子機器及び半導体素子の製造方法 |
| US7491609B2 (en) | 2004-08-26 | 2009-02-17 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
Citations (3)
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| JPS58218169A (ja) * | 1982-06-14 | 1983-12-19 | Seiko Epson Corp | 半導体集積回路装置 |
| JPS60107861A (ja) * | 1983-11-16 | 1985-06-13 | Nippon Precision Saakitsutsu Kk | Ｍｏｓ型半導体装置 |
| JPS63198374A (ja) * | 1987-02-13 | 1988-08-17 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-07-24 JP JP1191113A patent/JPH0354865A/ja active Pending
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