JPS6022678A - 論理装置の自己テスト装置 - Google Patents

論理装置の自己テスト装置

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JPS6022678A
JPS6022678A JP59020143A JP2014384A JPS6022678A JP S6022678 A JPS6022678 A JP S6022678A JP 59020143 A JP59020143 A JP 59020143A JP 2014384 A JP2014384 A JP 2014384A JP S6022678 A JPS6022678 A JP S6022678A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル論理機能を遂行する装置さらに具体
的には装置のテストを容易にする装置を有するプログラ
ム可能論理装置（ＰＬＡ）の如き装置に関する。
［従来技法の説明］ 本発明に関連する比較的新しい装置は１９８３年５月発
行のＩＢＭ　Ｊｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅａｃｈ　
ａｎｄＤｅｖｅｌｏｐｍｅｎｔに開示されている。
論理及び／もしくは記憶装置をテストする周知の方法で
はテストを受けている装置に既知の入力が、印加され、
装置の出力が正しい出力と比較されている。内部記憶装
置が状態数を増倍しない様に装置が設計されている限り
装置は入力信号の一意的組み合わせによって決定される
多数の状態を有するものと考えられる。従って装置があ
まり複雑でない限り、すべての可能な状態をもれなくテ
ストする事が可能である。
しかしながら複雑な装置は状態の数が多過ぎるので、こ
とごとくテストをするのは困難である。
極めて複雑な装置をテストする一つの技法においては、
ランダムなテスト信号が入力端子に印加される。装置の
いくつかの信号点における信号が符号回路に印加され、
この符号回路がすべての先行する信号の論理関数である
ビット・シーゲンスを発生する。この符号回路は装置の
一部として含ませる事が出来る。もし符号回路の出力が
欠陥のない装置の予想された出力と一致しない場合には
、装置は廃棄される。
テスト信号は、アルゴリズムに従ってプロセッサによっ
て発生される乱数であるという意味でランダムである。
又テスト信号は、一部のテストがもれなく行なわれる事
を保証するという基準にもとづいて選択されている場合
もラング１１と呼ばれる。例えば、各ゲートへの入力へ
のすべてが上昇及び降下していない場合でも、各ゲート
が開かれ、又閉ざされる事を保証する様なテスト久方が
選択され得る。
装置の一つの状態では、各ゲートでは故障が明らかにな
るが、他の状態では明らかにならない。
−例としてＡ及びＢなる２人力だけを有するＯＲ反転ゲ
ートを考える。入力Ａが上昇している様なテストを考え
ると、出力は入力Ｂの論理値にかかわらず降下するのが
正しい。かりに入力Ｂが故障でずつと上昇もしくは降下
されっばなしであっても上述のテストではこの様な故障
は、テストであれ実際の動作中であれ検出されない。勿
論入力Ｂの故障は入力Ａが降下し且つ入力Ｂが上昇して
いる第２のテスト状態並びに入力Ａ及びＢが共に降゛下
している第３のテスト状態をつくる事によって発見され
る。複雑な装置においてはこの簡単な例で行なわれた様
なすべての可能なテストを行う事は出来ない。
装置に２つもしくはそれ以上の故障個所がある場合には
、ランダム・テストでは一つの故障個所が他の故障個所
を覆いかくしてしまう（マスク）事もあり得る。実際の
動作では装置は故障の一つが誤りを生ずる様な未テスト
状態に導入され得る。
本発明の目的はテスト中にこれ等の故障がより容易に発
見され得る新しい改良回路を与える事にある。
論理装置はしばしば冗長な素子を含む。冗長な素子は通
常の動作には悪い影響を与えないが、テスト中に故障が
マスクされ、従って検出されず、しかも通常の動作中に
誤りを生ずる可能性がある。
本発明に従えば冗長な素子によってマスクされる様な場
合に改良されたランダム・テストを可能とする新しいＰ
ＬＡが与えられる。
本発明は特にＰＬＡもしくは類似の装置のランダム・テ
ストの改良に向けられるものである。ＰＬＡは周知であ
るが、後に概略的な説明が与えられる。
［本発明の概要コ 本発明に従えばランダム・テスト方法によってより容易
にテスト可能なＰＬＡ　（より一般的には論理装置）が
与えられる。ランダム・テス］へ信号自体は通常のもの
であるが、新しいＰＬＡの態様を利用する様に修正され
たものであり得る。
本発明の一つの態様に従えば、ＰＬ’Ａの複数の入力線
は通常の動作のため付勢されるように制御されるか、テ
ストのために選択されたセグメン１〜のみが付勢され得
る様に制御され得る。以下説明される特定の実施例では
、セグメントは入力線の１７４とする。入力線を分割す
る事によって、テストを受けているセグメントは、その
テストのために付勢されていないセグメント中の故障か
ら分離される。従ってこの分割によって故障はテスト中
により容易に検出可能になる。
本発明の第２の態様に従えば、装置の入力線と出力線に
相互接続する積項の線を選択的に付勢する装置が与えら
れる。
入力分割回路及び積項線付勢回路を制御するためにラン
ダム信号を印加するための装置が与えられる。従って、
ランダム・テスト・データは装置のランダムに定められ
たセクションに印加される。
本発明の好ましい実施例においてはランダム・セクショ
ンは単一の積項線及び数本の入力線を有する。
［好ましい実施例コ １１．符号の説明 通常のＰＬＡをテストする際にどの様にして故障がマス
クさめるか、そして本発明のＰＬＡではどの様にして故
障がマスクされないかを説明するために、特定の型の装
置及び勿論全く任意である特定の電圧極性を有する特定
のＰＬＡの例について考える。信号線の２値状態は任意
に上昇、及び降下もしくは夫々１及びＯと呼び、対応す
るスイッチ動作も上昇及び降下と呼ぶ事にする。装置の
電位の見地からは降下は装置の基準電圧にある事を上昇
はＶは表わされた正の電圧にある事を示している。この
様な例及び用語には色々存在する事は容易に明らかであ
ろう。
２、通常の特徴−第１図及び第２図− 第１図はブロック形でＡＮＤ配列体１２、ＯＲ配列体１
４．１ビツトもしくは２ビツト分割装置１５及び出力バ
ッファ１６を示している。第２図で代表的な論理入力Ａ
及びＢは解読装置１７（分割装置１５の一部）の素子１
８乃至２１に導入され、これ等の入力の論理関数がＡＮ
Ｄ配列体１２の劣に沿って延びる入力線２３．２４及び
２５に印加される。図面は同様にＯＲ配列体１４中の列
線に沿って延びる出力線２７．２８上に形成された代表
的論理出力Ｗ及びＸを示している。代表的積項線３１．
３２及び３３がこれ等の列線と交差している。
第２図に示された如く、これ等の列入力及び出力線は積
項線と呼ばれる代表的な行線と交差している。積項線は
各入力の論理積の形の論理関数の値を与えるのでこの様
に呼ばれるものである。各交差点には装置が存在してい
て、活動状態にある時は交差する線を相互接続し、非活
動状態にある時は行線及び列線を絶縁している。通常装
置はその装置の製造過程の一部として活動もしくは非活
動状態に形成され、製造過程中に行なわれるテストによ
ってこれ等の装置もしくは関連する素子に故障があるか
どうかが決定される。
図面において１．この装置は電界効果トランジスタ（Ｆ
ＥＴ）である。ＡＮＤ配列体中の活動装置はドレイン端
子が積項線に接続され、ゲート端子が入力線に、ソース
端子が大地に接続されている。
同様に、ＯＲ配列体中の活動装置はそのドレイン端子が
出力線に、そのグー１一端子が積項線に接続され、その
ソース端子が大地に接続されている。
図中非活動装置はこれ等の接続のないブロックとして示
されている。
抵抗器（図示されず）が配列体中の各線を正の電位十Ｖ
に接続していて、ＡＮＤ配列体１２中のＦＥＴがオンで
ない限り積項線は上昇しており、ＯＲ配列体１４中のＦ
ＥＴがオンでない限り、出力線は上昇している。ＯＲ配
列体１４のＯＲ反転論理回路は一群のＦＥＴにより形成
され、これらＦＥＴのドレインが同一の出力線に接続さ
れている。この配列体の出力線はＯＲ反転回路の出力を
形成し、出力線に沿って活動装置が存在する時は積項、
線が回路の入力を与えている。ＡＮＤ配列体１２の同一
積項線に接続されたドレイン端子を有する一群のＦＥＴ
もこの配列体の入力線を入力とし積項線を出力とする６
Ｒ反転回路を形成している。ＡＮＤ配列体は、例えばこ
の配列体ｌ＼の人力を反転する解読装置１５中の回路と
協働して代数的にＡ−ＮＤ論理機能に簡単化される全体
的な論理機能を与えているが、或場合にはＡＮＤ配列体
を詳部ではＯＲ反転回路と考える法が便利である。
この特定のＰＬＡの簡単な説明によって、本発明を組み
込む様に修正され得る多くの他の特定の装置が形成され
る得る事が明らかである。
３．２ビツト解読装置１５ 第２図は分割装置１５の１つの２ビツト解読装置１７の
代表的素子を示している。装置１５はＡＮＤ配列体入力
のすべてを受け取るに十分な２ビツト解読装置を有する
。通常の如く、代表的なゲート１８乃至２１が２人力Ａ
及びＢを受け取り、積項Ａ’　Ｂ’　、Ａ’　Ｂ、ＡＢ
及びＡＢ’　を与えている（ここでダッシュは反転を示
している）。解読装置・１７は代表的ゲート及び図中丸
で示された反転論理回路を有するものとして示されてい
る。
これ等の通常の装置が次に説明される如く配列体を分割
するのに使用される。一方１ビット分割装置は入力Ａを
受け取ってその真及び補数値（Ａ及びＡ′）を２本の出
力線上に発生する。さらに一般的に述べると、配列体の
入力線２２ないし２５の各々にゲートがあたえられると
言うことが出来る。
４、入力線の分割 図の装置において、入力線は降下レベルを与える事によ
って、脱勢され、この線に沿うＦＥＴをオフにする。Ａ
ＮＤ配列体をＯＲ反転ゲートの組として考えるならば、
降下レベルは非制御信号レベルである。逆に戒線はその
入力の２進値に従って上昇もしくは降下レベルを占めて
付勢状態になる。このＰＬ、Ａで入力線はセグメント中
では一緒に付勢もしくは脱勢され、ＡＮＤ配列体の選択
されたセグメントだけが入力線Ａ、Ｂに応答する様にな
っている。セグメントは一時に数本の入力線に沿う動作
をテストするためにランダムに付勢される。
２ビツト解読装置のゲー１−は以下説明される制御信号
ＵＯ乃至Ｕ３に応答してＡ　Ｎ　Ｄ配列体に関連する入
力線を付勢もしくは脱勢する様に変更される。第２図に
おいて、ゲート’１８−２１は各々制御信号ＵＯを受け
取る。装置の変更は図面から容易に明らかであろう。線
２９は分割装置１５の他の解読装置１７に信号ＵＯを与
える。
本発明のこの特徴の利点は、通常の２ビツト解読装置と
部分的に組み合わされ得るが、この機能が他の現存の回
路と組み合わされ得るが、もしくは独立して具体化され
る点にある。種々のゲート機能が周知であるが、その機
能は種々の方法で具体化され得る。より一般的に言えば
、ゲート１８−２１は通常の分割機能に係わらず、入力
線２２乃至２５のためのゲートであるが解読装置に関連
する配列体のすべてが同じ制御信号によって制御される
事が好ましい。配列体内のセグメントの物理的順序は重
要ではない。通常セグメントは寸法が等しくされる。
５、セグメント選択解読装置３７ 信号ＵＯ及び信号Ｕｌ乃至信号Ｕ３は第１図におけるセ
グメント選択解読装置３４によって発生される。解読装
置３４は２つの信号ｔ１及びｔ２（テスト１及びテスト
２）を解読することによって４つのセグメント制御信号
ｕｏ、ｕｌ、ｕ３及びｕ３を発生する事が好ましい。解
読装置３４はテストさるべき装置上に存在し、信９号ｔ
１及びｔ２は同様に装置上に存在する通常のランダム信
号発生装置によって発生される事が好ましい。解読装置
３４は同様に、テストの場合には論理値１を与え、通常
の動作の場合には論理値Ｏを与える信号Ｔを受け取る。
信号Ｔが上昇している時には、装置３４は信号ｔ１及び
ｔ２に応答して線ＵＯ乃至ｕ３の１つの上にＯレベルの
信号を与え、他の３つの制御線の各々上にルベルの信号
を与える。
信号Ｔが脱勢されている時には、すべての信号ＵＯ乃至
ｕ３がＯ論理レベルにある。第２図に示された如く、テ
ストのためには一時に−セグメントだけが付勢される事
が好ましいが、本発明の他の利点の一部はセグメン１へ
の組み合わせもしくはすべてのセグメントがテスト中に
一緒に付勢され得る点にある。
従って解読装置３４は制御信号のゲート機能と類似の信
号Ｔのためのゲートと組み合わされて、第２図の素子１
８乃至２１と同様な補数解読装置を有する。この論理機
能は次の表もしくは等価な論理式から直接具体化され得
る。
［表］ ｕ　Ｏ’　＝Ｔ’　＋ｔ　１’　ｔ　Ｏ’ｕ　１’　＝
Ｔ’　＋　ｔ　１’　ｔ　Ｏｕ２’　＝Ｔ’　＋ｔｌｔ
Ｏ’ ｕ４’　＝Ｔ’　＋ｔｌｔＯ 上述の表を具体化する素子の他の態様はモジュールのテ
ス］−動作の説明の後に明らかにされる。
６、積項線の分割 第１図の回路ブロック３６及び３７は積項線を制御し、
従ってこれ等の線の一つがテストのために付勢され、他
の線はテスト中の積項線上の故障をマスクしない状態に
置かれる。ランダム入力信号ｔ２−ｔ５がテスト中の装
置の一部である事が好ましい通常の装置（図示されず）
によって与えられる。セグメント選択解読装置の説明で
導入された信号Ｔがブロック３７に印加され、テストの
ために装置を制御しくＴ＝１）もしくは通常の動作を制
御する（Ｔ＝Ｏ）。
図面のＰＬＡは１６本の代表的な積項線を有する。ブロ
ック３７及び３８をこれ等の線のためのアドレス回路と
考えると、４つの信号ｔ２乃至ｔ５がテストのための唯
一本の積項線を選択し１５本を脱勢するに十分なアドレ
スを与える。より一般的には、１乃至数本の積項線がラ
ンダムに付勢される。その数はテスト中にマスクされが
ちな多重の故障を有する配列体を適切にテストするに十
分な程度に小さく選択される。
７、装置３６−第２図 ＡＮＤ配列体１２の１６本の積項線は装置３６に延びて
いる。装置３６はＡＮＤ配列体１２及びＯＲ配列体１４
の如き配列体として構成される。
この装置３６には８本の列線が存在し以下説明される如
く装置３６によって制御される。従って１６本の行線と
８本の列線が存在する。各通常の配列体１２及び１４の
如く行及び列線の各交差点には１個のＦＥＴが存在する
。
第１図中では装置３６中のＦＥＴが活動状態になってい
る個所が１で示されている。各行には２個の活動状態の
ＦＥＴが存在する事に注意されたい。
列線の任意の６本の線上の上昇レベルは行線を脱勢する
。この状態は第１図では行及び列の交差点のブランクで
示されている。列線は２本の降下レベルにあり、付勢さ
れた行線はこれ等の２本の列上の１で示されている。
第２図の部分的図面では列線３９乃至４１並びに行線３
１及び３２が示されていて、行線３１が脱勢され、行３
２が付勢されている。この活動装置のパターンは第１図
では上から３つ及び４つ目の行並びに左から４つ及び５
つ目の行に列に対応している。この例においては、列線
３９及び４０はＯ論理レベルを有し、この線に沿う活動
状態の装置４２−４３はオンに転ぜられていない。線４
１及び５本の他の図示されていない列線は１論理レベル
を示しているが、任意の活動状態の装置をオンに転じて
いる。同様に、列線４０と行線３２の交点にある活動状
態装置４４はオンに転ぜｈれている。各行線は唯２つの
活動状態装置を有するので１行３２が付勢されている。
行線３１及び列線４１の交差点にある活動状態の装置４
６は行線３１を脱勢レベルにしている。すべての他の行
線も同様に脱勢されている。
８、装置３７−第２図− 第１図で各行の２個の１は夫々装置３６の右半分及び左
半分に存在する事が明らかである。装置３６中の列線は
装置３４としてすでに説明された型の２つの別個の解読
装置で駆動される。これ等の２つの解読装置の１つはラ
ンダム信号ｔ２及びｔ３を受け取り、すでに説明された
如く４本の列線のための信号を発生する。他方の解読装
置は信号Ｔ及びランダム信号ｔ４及びｔ５を受け取り、
他の４本の列線上に信号を発生する。信号の極性は玉揚
の表に対応する。
第２図において、ランダム信号はゲート４７．４８及び
図示されていない類似の２つのゲートによって解読され
る。ゲート４９．５０は信号Ｔによって制御され、Ｔ＝
Ｏの時に線４０及び４１を降下レベルに保持し、Ｔ＝１
の時にゲート４７．４８からの信号（低連する。
９、動作 テスト動作を説明するに、まず装置の外部にある制御信
号源によって信号Ｔが上昇される。テスト中乱数発生器
がディジットｔｏ、−ｔ５を有する乱数を発生し、これ
等の信号は図中の信号線及び予想されるデスト結果を発
生し通常の符号回路（図示されず）に印加される。他の
ランダム信号も通常の如く入力に印加され、装置の出力
が符号回路に印加される。符号回路は出力の長い系列の
関数を発生する。これ等のランダム信号に応答して、装
置３７はランダムに装置３６中の２つの列線を付勢し、
装置３６はランダムに一本の積項線を付勢する。装置３
４はＡＮＤ配列体の４つのセグメントの一つを付勢する
。これによって着手装置の数が減少され、ランダム・テ
ストがより効果的にされる。
テスト信号Ａ、Ｂは線形フィードバック・シフト・レジ
スタの如き通常の符号装置によって発生される。テスト
信号１０乃至ｔ５も同一装置、例えば追加のシフト・レ
ジスト段によって発生される。この様にして各テストは
テスト段階の同一シーケンスを通して実行される。もし
装置が故障していない場合には、実行過程は予め定めら
れた段階に到着する。通常の如く、この状態は装置の計
算機シミュレーションもしくは装置の数をテストする事
によって確立された既知の状態と比較され、−環した結
果は有効として受け取ら扛、色々の結果が得られる時は
無効として受け取られる。同様に通常の如く、装置の状
態はテストの終わりにおいてのみテスト点をサンプリン
グする事によって、テスト点に現われる信号のシーケン
スを圧縮することによっても確率される。
【図面の簡単な説明】
第１図は本発明を組み込んだＰＬＡの概略図である。第
２図はＰＬＡの代表的な素子の回路図である。 １２・・・・ＡＮＤ配列体、１４・・・・出力バッファ
、１５・・・・１ピツ１〜もしくは２ビット分割装置、
１６・・・・出力バッファ、１７・・・・２ビツト解読
装置、３４・・・・セグメント選択解読装置、３６．３
７・・・・積項線２ビット分割装置。 手続ネ甫正書（方式）６゜ １．事件の表示 昭和５９年　特許願　第２０１４３号 ２、発明の名称 論理装置の自己テスト装置 ３、補正をする者 事件との関係　特許出願人 ４、代理人 補正の対象 明細書全文 補正の内容 別紙のとおり

Claims (1)

  1. 【特許請求の範囲】 直交する線の第１及び第２の組、上記第１の組の線に入
    力信号を印加する装置、上記第１の組の線から第２の組
    の線へ所与パターンの相互接続を与えるためにそれ等の
    交差点の内の選ばれた点に設けられた回路素子、上記第
    ２の組の線上の信号を論理回路の出力信号に変換する装
    置、第１の複数のランダム・テスト信号を発生する装置
    、上記テスト信号を上記第１の組の線に印加する装置。 テスト中に上記第２の組の線上の信号の関数を検出する
    装置より成る論理装置配列体において、テスト中に第２
    の複数個のランダム信号を発生する装置と、 上記第２の複数個のランダム信号に応答して複数個のセ
    グメント中にある上記第１の組の線を選択的に付勢する
    装置と。 第３の線、及びこれと直行し、上記第２の組の延長であ
    、る第４の線の組と、 上記第３の組の線上の信号に従って複数個の上記第２の
    線を脱勢する様にパターンをなして上記第３及び第４の
    線の交点に存在する回路素子と、第３の複数個のランダ
    ム信号を発生する装置と、上記第３の複数個のランダム
    信号に応答して上記第３の組の線上に信号を発生しこれ
    により、上記第２の組の複数本の線を脱勢するための装
    置と、を有し、 上記第２及び第３のランダム信号発生装置は上記第１の
    ランダム信号発生装置と協働して、ランダム・テスト状
    態の予定のシーケンスをステップし、予定の数の装置の
    状態をステップした後に装置の状態と良好な装置の状態
    との比較を可能とする事を特徴とする論理装置の自己テ
    スト装置。
JP59020143A 1983-05-06 1984-02-08 論理装置の自己テスト装置 Granted JPS6022678A (ja)

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US06/492,288 US4546473A (en) 1983-05-06 1983-05-06 Random pattern self test design
US492288 1983-05-06

Publications (2)

Publication Number Publication Date
JPS6022678A true JPS6022678A (ja) 1985-02-05
JPH0536753B2 JPH0536753B2 (ja) 1993-05-31

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US (1) US4546473A (ja)
EP (1) EP0126322B1 (ja)
JP (1) JPS6022678A (ja)
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