JPS6022733Y2 - 車輛制御装置用受信器 - Google Patents

Description

【考案の詳細な説明】 本考案は、自動列車制御装置の車上受信器のように、列
車速度指示信号等の鉄道信号を受信する受信器に関する
。

第１図はこの種の従来の受信器の一例を示すもので、こ
の受信器は、車上アンテナ（図示せず）によって地上軌
道回路に流れる列車速度指示信号等の鉄道信号対応の振
幅変調信号（この信号は指示速度毎に周波数が異なるも
のである）を入力端子ＩＮよりバンドパスフィルタ１に
入力してノイズ成分を除去し、ノイズ除去後の信号を包
路線検波器２で包絡検波し、ローパスフィルタ３で低周
波（１０Ｈｚ〜１００Ｈｚ程度）の抽出を行なって波形
整形した後、信号波選別回路４１〜４ｎによって対象と
する信号ｆｍを各別に選択し、下位優先回路５を介して
出力０ＵＴ１〜０ＵＴｎを得るように構成されている。

なお、前記信号波選別回路４１〜４゜は、リミッタ６、
選択増幅器７、レベル検知器８、時間設定回路９、増幅
器１０及び整流回路１１からなる。

しかし、この従来の受信器において、信号波選別回路４
１〜４ｎに入力される信号ｆｍのの周波数が、Ｓ／Ｎ比
改善を図るために１０〜１００Ｈｚ程度と低くなるよう
にしであるため、周波数選別のためのコンデンサ等が大
型となり、小型化の要求に応えられないという欠点があ
る。

この欠点を解消するために、第２図に示すように、前記
ローパスフィルタ３の出力信号ｆｍの周波数をてい倍回
路１２によっててい漬しこれによって得られた信号ｎｆ
ｍを信号波選別回路１３１〜１３ｎ（なお該回路は、選
択増幅器７、レベル検知器８、増幅器１０及び整流器１
１により構成される）に入力して周波数選別を行なうこ
とが考えられる。

しかして、第２図のてい倍回路１２として、第３図に示
すものが既に提案されている。

この回路は、タイミング発生回路１４により、第４図に
示すように、前記信号ｆｍより低い周波数の制御信号Ｔ
、 Ｔ及び書き込み、読み出し用のクロックパルスＣＰ
、 ｎＣＰを発生させ、書き込み時（Ｔ＝゛１′の時）
には、アンド回路１５、オア回路１６を介してシフトレ
ジスタ１７にシフトパルスｓｐを送り、前記信号ｆｍは
アンド回路１８及びオア回路１９を介してシフトレジス
タに記憶させ、読み出し時（Ｔ＝”１′の時）には、ア
ンド回路２０、オア回路１６を介して高周波のクロック
パルスｎＣＰをシフトパルスＳＰとしてシフトレジスタ
１７に送ると共に、出力をアンド回路２１、オア回路１
９を介してシフトレジスタ１７に再入力し、かつアンド
回路２２を通して周波数がでい倍された出力信号ｎｆｍ
を得るものである。

なお第４図のＴ。

はレジスタ読み出しの一周期である。

しかしこの回路においては Ｔ＝６６１９９である間は
周波数選別は行なえず、この制御信号Ｔの周期は信号ｆ
ｍのうち最長周期のものより長くしなければならない上
、第４図に示すように、信号変化時点ちから出力が出る
までの時間にバラツキがあるので、受信器の応答時間の
バラツキが大きいという欠点がある。

この欠点を補うために、第５図に示すように、第３図の
回路を２回路設けたものが考案されている。

即ち、第３図のシフトレジスタ１７と同様のシフトレジ
スタ１７ａ、１７ｂ、出力用アントゲ−）２２ａ、２２
ｂ、入力及びシフトパルス用ゲート回路２３ ａ、
２３ ｂ、出力用オア回路２４を設け、第６図に示すよ
うに、常時、アンド回路２２ａ又は２２ｂから出力ｎｆ
ｍが得られるようにする。

このように構成すれば出力を時間的には連続した形で取
り出すことができ、さらに信号変化から出力が出るまで
の時間のバラツキも減少させることができる。

しかしこの回路においても時間のバラツキは依然として
残り、出力は連続した形にはなるが、２つのレジスタ１
７ａ、１７ｂを切替えるため、切替時に位相が不連続に
なる場合が多い。

第６図の例では信号ｆｍがもの時点でｆｍｌから１ｍ２
に切換わり、これによって出力信号ｎｆｒｎにｎｆｘで
示すような２波が重畳された波形が現われて位相が不連
続となり、またｔｌの時点でｆ喝に対応する出力が現わ
れている。

本考案の目的は、信号入力時点から周波数がでい倍され
た信号が得られるまでの時間のバラツキが可及的に小さ
く、かつ信号切換時における出力信号の不連続部分の発
生が防止されるような構成の車輛制御装置用受信器を提
供することにある。

この目的を遠戚するために、本考案の車輛制御装置用受
信器は、受信した鉄道信号を整形して得られた信号の周
波数よりも充分に高い周波数のクロックで歩進する第１
のカウンタと、該クロックの周波数の整数倍の周波数の
クロックで歩進する第２のカウンタと、これらのカウン
タ出力によってアドレス指定されるメモリとを備え、前
記第１のカウンタが歩進する毎に該第１のカウンタの出
力で指定される前記メモリのアドレスに整形後の信号波
形をサブリングして記憶し、前記第２のカウンタが歩進
する毎に該第２のカウンタの出力で指定される前記メモ
リのアドレスの内容を読み出し、この読み出された出力
を周波数選別する如く構成したことを特徴とするもので
ある。

以下本考案の詳細を図面により説明する。

第７図は本考案の一実施例を示すもので、第２図のてい
倍回路１２に相当する部分のみを示している。

３０は前記列車速度指示信号等の鉄道信号の整形後の信
号ｆｍよりも充分に高い周波数のクロックＣＰで歩進す
る第１のカウンタ、３１は該クロックの整数（ｎ）倍の
周波数のクロックｎＣＰで歩進する第２のカウンタであ
り、本実施例では、第２のカウンタ３１の出力信号をデ
ータ３２を介してクロックｎＣＰの整数ｎ分の１のクロ
ックＣＰを作り、これを第１のカウンタ３０の入力とす
る例につい示している。

３３は信号波形を記憶するメモリとしてのランダムアク
セスメモリ（ＲＡＭ）、３４は第１のカウンタ３０と第
２のカウンタ３１の各出力のいずれかを選択してＲＡＭ
３３のアドレス信号とするデータセレクタであり、該デ
ータセレクタは、前記デコーダ３２の出力ＣＰがオン、
即ち第１のカウンタ３０が歩進する毎に第１０カウンタ
３０の出力を選択し、他の場合は第２のカウンタ３１の
出力を選択するものである。

またデコーダ３２の出力はＲＡＭ３３にも加えられ、Ｒ
ＡＭの書き込み指令信号となる。

３５はＲＡＭ３３の出力を読み出しタイミング毎に記憶
するバッファ回路である。

次にこの回路の動作例を、理解を容易にするためにＲＡ
Ｍ３３が３２ビツトであるモデルについて、第８図のタ
イムチャートにより説明する。

第８図はｎ＝４の場合であり、第１のカウンタ３０の出
力は、クロックＣＰが加えられて歩進する毎にＲＡＭ３
３にアドレス信号として加えられ、かつ、ＲＡＭ３３に
書き込み指令が加えられ、Ｔユの時間で全ビット書き込
みが完了し、次のクロックＣＰからまた書き込み動作を
繰り返す。

一方、ＲＡＭ３３に書き込まれているデータは、第２の
カウンタ３１の出力をＲＡＭ３３のアドレスとして、書
き込みの４倍の速度で読み出される。

Ｔ。は読み出しの１サイクルを示している。

第８図では出力ｎｆｍとして３つの例１．２．３があげ
られている。

各側１〜３の出力ｎｆｍが相違しているが、これは信号
変化時点いにおける第１のカウンタ３０と第２のカウン
タ３１との関係による。

つまり、このタイムチャートの開始時点となる信号変化
時点いての第１のカウンタ３０の値を０と定義しても、
一般性は失われないが、この時点いての第２のカウンタ
３１の値は０，２．４・・・・・・２８の何れかの値を
とることによる、第８図の例１．２．３は、信号変化開
始時点いての第２のカウンタ３１の値がそれぞれ２１に
１６ＸＯであるときの出力波形を示している。

第９図は第７図の回路をより具体化した回路の一例であ
り、３６ａ〜３６ｅは４ビツトバイナリカウンタであり
、これらは縦続に接続された全体として２０ビツトのカ
ウンタを構成するが、３６ａ〜３６ｃは前記第２のカウ
ンタ３１として使用され、３６ｃ〜３６ｅか前記第１の
カウンタ３０として使用される。

３７ａ〜３７ｃは４ビツトデータセレクタで、各データ
セレクタ３７ａ、３７ｂ、３７ｃはそれぞれ前記カウン
タ３６ａと３６ｃ、３６ｂと３６ｄ、、３６ｃと３６ｅ
の出力を切換えてＲＡＭ３３のアドレスＡｄとして組み
合わせて与えるもので、カウンタ３６ｂのオーバーフロ
ー信号３８（即ちクロックＣＰ）が“１°゛の時は各セ
レクタ３７ａｔ ３７ｂｔ ３７ｃはそれぞれカウ
ンタ３６ Ｃ，３６ｄ、 ３６ ｅの出力を選択し、
該信号３８が°０゛の時はそれぞれカウンタ３６ ａ？
３６ ｂｙ ３６ ｃの出力を選択する。

ＲＡＭ３３は４０９６Ｘ １ビツトの構成のもので、デ
ータ入力端りに前記整形後の信号ｆｍを加え、書き込み
指令端子Ｗには前記オーバーフロー信号３８を反転回路
３９を介するクロックｎＣＰとの２人カナンド回路４０
の出力を加え、信号３８が“１゛のときのみ書き込みが
可能となるようにする。

また、反転回路４１とナンド回路４２は、バッファフリ
ップフロップ３５を書き込み時には不動作とし、読み込
み時に動作させる信号を作るものである。

第９図の回路においては、ｎＣＰの周波数をＩＭＨｚと
すると、ＣＰの周波数はその２５粉の１、即ち３、ｇＫ
Ｈｚとなり、ｃｐが４０９１の間にカウンタ３６ａ〜
３６ｃの出力がデータセレクタ３７ａ〜３７Ｃで選択さ
れてＲＡＭ３３のアドレスとして与えられ、読み出し動
作が行われる。

一方、ＣＰが“１゛となると、データセレクタ３７ａ〜
３７ｃはカウンタ３６ｃ〜３６ｅの出力を選択してアド
レス信号とする。

従って、書き込み動作は読み出し動作の１７２５６の速
度で行われる。

なお、ＲＡＭ３３に記憶される信号ｆｍの周波数は１６
Ｈｚ〜７７Ｈｚであり、ｎｆｍは４．１ＫＨｚ〜１９．
７ＫｄＬである。

第１０図は第９図の回路において入力信号が変化した場
合に出力に現われるてい倍径の周波数成分の変化を示し
ている。

ａは信号がｆＡからｆＢに変化した場合のてい倍径の信
号ｎｊＡ、ｎｆＢのレベル変化を示しており、信号変化
時点から全ビット書き込み終了までの間にｎｆＡの信号
レベルは漸減し、ｎｆＢのレベルは漸増する。

従って、てい倍径の信号の選別を行う後位の選別回路に
おけるトリガレベルを各信号の最大値（ｍａｘ）の中間
のレベルないしはそれよりやや低いレベルＬとしておく
ことにより、選別回路のｆＡ、ｆＢ対応の出力はそれぞ
れＡ、 Ｂに示すようになり、第５図に示した回路のよ
うな不連続部分は生じることがなく、かつ信号変化時点
から一定時間後に対応する選別出力が得られることがわ
かる。

また、ｂに示すように信号が瞬断した場合やＣに示すよ
うに無信号時にｆＡに相対当する雑音が生じた場合であ
っても、選択後出力に変化は生じない。

従って、第２図の信号波選別回路１３１〜１３．には第
１図の信号波選別回路４１〜４ｎで要した時間設定回路
９を設けなくてよい。

また、ｄに示すように２波が同時に受信される場合、そ
れぞれの周波数及び２波の差、和、その高調波成分等を
含むものであり、２波が重畳された場合には各々の信号
の出力レベルは１波だけの場合に比べて低下するが、そ
れぞれの信号が受信動作レベルＬを２波が重畳したとき
のレベルより低く設定しておけば図示のように２波とも
検知することができる。

なお、第２図の受信器は、各信号対応に信号波選別回路
１３□〜１３ｎを設けた例について示したが、信号波選
別は、入力信号又はそのてい倍数の信号の周波数範囲を
カバーしうる周波数可変回路を設けて入力信号と比較し
、周波数が一致した時点でその信号を表示する信号を出
力するような構成等、他の構成を採用することも可能で
ある。

以上述べたように、本考案の受信器は、低速、高速のク
ロックでそれぞれ歩進する第１１第２のカウンタとメモ
リとを備え、第１のクロックが歩進する毎に第１のカウ
ンタで指定される前記メモリのアドレスに整形後の信号
波形をサンプリングして記憶し、第２のカウンタが歩進
する毎に第２のカウンタで指定される前記メモリのアド
レスの内容を読み出し、読み出された出力を周波数選別
する如く構成したので、信号波選別回路に入力させる周
波数が高くなって信号波選別回路が小さくなり、装置が
小形化されることは言うに及ばず、信号入力時点ないし
は信号変化時点から出力時点までの時間のバラツキがな
く、しかも不連続部分が短時間で出力が得られる。

また本考案によれば、信号が変化してから出力に現われ
る周波数の成分の変化は時間に比例しているため、信号
波選別回路の動作レベルを適切に設定することにより、
受信器としての動作時間及び復旧時間を安定に得ること
ができるから、時間設定回路が不要になり、このことも
装置小型化に寄与する。

【図面の簡単な説明】

第１図は従来の受信器の構成を示すブロック図、第２図
は他の受信器の構成例を示すブロック図、第３図は既に
提案されている周波数てい倍回路を示す回路図、第４図
はその動作を説明するタイムチャート、第５図は第３図
の回路の欠点を補なった周波数てい倍回路を示す回路図
、第６図はその動作を説明するタイムチャート、第７図
は本考案の要部である周波数てい倍回路の一例を示すブ
ロック図、第８図はその動作を説明するタイムチャート
、第９図は第７図の具体例を示す回路図、第１０図は本
考案の受信器の動作例を示すタイムチャートである。 ３０・・・・・・第１のカウンタ、３１・・・・・・第
２のカウンタ、３３・・・・・・メモリ、３４・・・・
・・デコーダ。

Claims (1)

【実用新案登録請求の範囲】
1. 受信した鉄道信号を整形して得られた信号の周波数より
   も充分に高い周波数のクロックで歩進する第１のカウン
   タと、該クロックの周波数の整数倍の周波数のクロック
   で歩進する第２のカウンタと、これらのカウンタ出力に
   よってアドレス指定されるメモリとを備え、前記第１の
   カウンタが歩進する毎に該第１のカウンタの出力で指定
   される前記メモリのアドレスに整形後の信号をサンプリ
   ングして記憶し、前記第２のカウンタが歩進する毎に該
   第２のカウンタの出力で指定される前記メモリのアドレ
   スの内容を読み出し、この読み出された出力を周波数選
   別する如く構成したことを特徴とする車輛制御装置用受
   信器。