JPS6022740B2 - 計数方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば磁気録音再生装置等の回転体を有する
電子機器に於る回転数等の計数方式に関する。

カセットテープレコーダ等の磁気録音再生装置では、一
般的に機構的なテープカウン夕によりテープ走行量を表
示しているが、近年、このテープカウンタを電子的なカ
ウンタに置き換え、表示装置に例えば液晶表示装置等の
電子光学的表示装置を採用したものが考えられ実用化さ
れている。

ところで、上記表示装置にテープ走行量の他に他の種々
の情報を表示させる場合、換言すれば磁気録音再生装層
そのものが計時機能あるいは演算機能を有している場合
には、内部回路ではテープ走行量のカウントの他に計時
情報あるいは演算情報を得る為の各処理、更にはリピー
トプレイ等の為のカウント内容判断動作が同時的に遂行
されなければならない。しかして、これ等の各処理を例
えばマイクロプログラムによるシーケンシヤルコントロ
ールで行う場合、特にテープの走行スピ−ドが遠く周期
の短いカウントパルスが出力された場合には他の機能の
コントロール中にカウントパルスが入力されカウントミ
スを起す簾れがあった。第１図は従来のこのような例を
示したタイムチャートであり、第１図ａの如くのパルス
（このパルスの出力周期はキヤプスタン藤あるいはリー
ル軸の回転周期と１：１の関係にあり、この回転周期と
は１，１／２，１′４等１以下の回転を周期とするもの
である）が出力されると、装置内の計数部は第１図ｂに
示す如く上記パルスの立上りに周期して計数動作を行な
い、引き続きリピートプレイ等の為の判断動作が同図ｃ
に示す如く行なわれる。

しかしながら、同図ｄに示す如く計時処理等の他の処理
が上記ａの入力パルスと車畳して行なわれると計数部で
は新たな入力パルスがあったことを検出出来ず、結局同
図ｅに示す如くの入力があったものとして同図ｆに示す
如くの計数値を得る。なお、この計数値は「１０」から
始まったものとしている。このように、従来の電子的な
カウンタを用いたものにあっては、入力パルスと計時処
理等の他の処理が時間的に童畳した場合は「１」あるい
は「２」以上の入力パルスに対する計数を行い得ない場
合があり、テープカウンタの信頼性を失うものであった
。そこで、このような誤動作を防止する為に、テープカ
ゥン夕のカウント機能部を他の処理の回路系と分離し、
単独で動作させる方法が考えられるが、このような方法
ではその回路構成が複雑化するばかりでなく高価なもの
になってしまうものである。

本発明は上記事情に鑑みてなされたもので、回転体の回
転周期に対し１／ｎ分周されたパルスに基づき、該パル
ス及び該パルス出力間隔内の所定間隔毎に所定値の計数
を行うようにした計数方式を提供することを目的とする
。

本発明は、上記目的を達成する為に回転体の立上りから
定速状態、及び定速状態から停止に至る速度の変化が略
リニアであり、定速状態に於てはパルスの出力周期が同
一となることに着目し、前回のパルス間隔から回転体の
原回転周期を予測して、上記パルス及び予測された回転
体の原回転周期毎に所定値（キャプスタン軸、リール軸
の回転数あるいは該回転数に応じた走行長等）の計数を
行うようにしたもので、以下第２図及び第３図を参照し
ながら回転体に対する分周比が１／２の周期パルスに基
づいて計数する場合の第１の実施例について説明する。

即ち、第２図に於て１はカセットテープであり、このカ
セットテープ１は装着部２に装着され、所定の連動機構
（図示せず）によりモ−夕３の回転に迫勤するキャプス
タン軸４ａによって回動されるピンチローラ４ｂ及びリ
ール軸５，，５２によって走行駆動される。上記モータ
３には、上述したキャプスタン軸４ａ等に対する連動機
構の他に後述するパルス発生器８を回転駆動する為の第
１のプーリー６がそのモータ軸に直結して設けられてお
り、この第１のプーリー６の回転はベルト７によってパ
ルス発生器８に設けられた第２のプーリー９に伝達され
る。なお、本実施例では上記第１のプーリー６と第２の
プーリ−９との怪比はａ：ｂ（キャプスタン軸４ａある
いはリール軸５，，５２と第２のプーリ−９との回転比
は２：１）になっており、機構的手段による１／２の分
周器が構成されている。パルス発生器８は、第２のプー
リー９と一体的構成の円板状電極１０と検出子ｉｌとに
より構成され、検出子１１は円板状電極１０の周縁に弾
性的に接触している。また、円板状電極１川まその周縁
の一部１０ａに絶縁部が設けられている他は少なくとも
その周縁が導電性とされており、この導電部分は回転軸
を介して接地されている。一方、上記検出子１１は抵抗
１２を介して十Ｖ（ボルト）の電位にプールアップされ
ている為、円板状電極１０の回転により相対的に検出子
１１がその周綾上を沼勤することによって論理“１”（
十Ｖ）及び“０”（接地）の各出力が得られる。

即ち、この出力は円板状電極１０の絶縁部１０ａと検出
子１ １とが接触している状態で“１’’、円板状電極
１０の絶縁部１ ０ａ以外の周縁（導電性）と検出子１
１とが接触している状態で“０”となるもので、その周
期はキャプスタン軸４ａあるいはリール軸５，，５２の
回転周期と２：１の関係になっている。しかして、この
検出子１１から得られた出力信号は、論理“０”から“
１”への立上りを検出してワンショットのパルス（後述
する第１のカゥンタ１４の１ワード分の時間幅を有する
）を発生するワンショット回路１３に入力され、このワ
ンショット回路１３の出力は第１のカウンタ１４にその
クリア信号として入力される。この第１のカウンタ１４
は、装置が動作中を示す信号Ａに基づいて動作する基本
クロック発生器１５から出力された？／２のクロックに
より順次カウントアップするもので、その出力（計数内
容）は上記ワンショット回路１３の出力により開閉制御
されるアンドゲート１６を介してレジスタ１７に入力さ
れる。

なお、上記カゥンタ１４に入力されたクリア信号は、こ
のカウンタ１４の内容が上記しジスタ１７に入力された
後に実際のクリアを行う如く構成されている。しかして
、レジスタ１７の出力は、上記基本クロック発生器１５
から出力されるクロックマがアンドゲート１８を介して
他方の入力端ｂに与えられている減算器１９の一方の入
力端ａに印加され、この減算器１９の出力は再びレジス
夕１７に入力される。一方、減算器１９から出力された
ボロー信号は、上記ワンショツト回路１３の出力と共に
オアゲート２０を介して第２のカウンタ２１にカウント
信号として入力されると共に、Ｒ−Ｓフリップフロップ
２２のセット端子Ｓにセット信号として印加される。ま
た、Ｒ−Ｓフリツプフロップ２２のリセット端子Ｒには
上記ワンショット回路１３の出力が印加されており、こ
のＲ−Ｓフリップフロツプ２２のリセット側出力Ｑはア
ンドゲート１８に開閉制御信号として印加されている。
ところで、上記構成はワンショット回路１３から出力さ
れる２発目以降のパルスに対するカウントに対しては、
その前回のパルス出力同期からキャプスタン軸４ａある
いはリール軸５，，５２の原回転周期を予測し正確なカ
ウントを行ない得るが、第１発目から第２発目のパルス
が出力される間の第１周期目では予測する為の前回のデ
ータがなく、そのカウントに誤差を与えない為に何らか
の方法でこれを補正する必要がある。

そこで、この補正の方法としては、■ ヮンショット回
路１３から出力される第１発目の出力は通常に「十１」
し、第２発目が出力された際に、第１周期割こ予測され
るべきカウント値を一括してカウントする方法。

■ ワンショツト回路１３から第１発目の出力があった
際に、第１周期目に予測されるべきカウント値を一括し
てカウントする方法。

■ 最初はそのままのカウントで、テープの走行量が停
止した時に補正する方法。

等が考えられるが、本実施例の場合は上記■の方法を参
照２３乃至２５の各回路により実現により実現している
。

即ち、ワンショット回路１３の出力はアンドゲート２３
を介して１ビット構成のバイナリカウンタ２４に印加さ
れる。そして、このバィナリカウンタ２４の出力は第２
のカウンタ２１に「十１」指令を与えると共にＲ−Ｓフ
リップフロツプ２５のセット端子Ｓに印加され、このＲ
−Ｓフリツプフロップ２５は上記バイナリカウンタ２４
の出力が“１”から“０”に反転するその立下りでセッ
トれる。また、Ｒ−Ｓフリツブフロツプ２５のリセット
端子Ｒにはテープの走行が停止した時に出力される「Ｅ
ＮＤ」信号が印加され、そのセット側出力Ｑはアンドゲ
ート１８に、リセット側出力Ｑはアンドゲート２３に夫
々開閉制御信号として印加されている。従って、第２の
カウンタ２１はワンショット回路１３から第２発目の出
力があった際にオアゲート２０及びバイナリカウンタ２
４の双方から「十１」指令を受け、「十２」する如く構
成されている。そして、この第２のカゥンタ２１の出力
は、所定の処理回路（図示せず）を介して表示部２６に
送出され、第２のカウンタ２１の内容がテープの走行量
として表示されるようになっている。次に、以上の如く
の構成に於ける動作について第３図のタイムチャートを
参照しながら説明する。

第３図に於て、ａはキャプスタン軸４ａあるいはリール
軸５，，５２の回転周期を、ｂはキヤプスタン軸４ａあ
るいはリール軸５．，５２の回転周期に対し１／２分周
された周期でパルスを出力するワンショツト回路１３の
出力状態を夫々示したものである。また、同図ｃは基本
クロック発生器１５から出力されるクロツク信号◇を、
ｄは同クロツク信号◇／２を夫々示したものである。し
かして、テープの走行が指示され時刻Ｌ‘こ於てまず第
１発目のトリガーパルスがワンショット回路１３から出
力されると、その出力は第３図ｇに示す如くオアゲート
２０を介して第２のカゥンタ２１に印加され、第２のカ
ウンタ２１の計数値は第３図ｋ‘こ示す如く「１」とな
る。一方「 ワンショット回路１３の出力は第１のカウ
ンター４にクリア信号として印加されると共に、アンド
ゲート１６にも印加され第１のカウンタ１４のそれまで
の計数値（「０」）がレジスタ１７に転送されることに
より「これ等第１のカウンタ１４及びレジス夕１７の記
憶内容は第３図ｉ及びｉに示す如く夫々「０」となる。
また、ワンショツト回路１３の出力はアンド回路２３を
介してバイナリカウンタ２４に印加され、このバイナリ
カウンタ２４を“１”にする（Ｒ−Ｓフリツプフロツプ
２５はセットされない）と共にＲ−Ｓフリツブフロツプ
２２のリセット端子にも印加され、これ等Ｒ−Ｓフリッ
プフロップ２２のＱ及び２５のＱ出力は第３図ｆ及びｈ
に示す如くなる。

しかして、第１のカウンタ１４は第３図ｉに示す如くこ
の時刻ｔ，からクロック信号めノ２に基づく計数を開始
し、その計数はワンショット回路１３から次のパルスが
出力される時刻らまで続けられる。なお、この時刻らか
ららの間アンドゲート１８はＲ−Ｓフリツプフロップ２
５のＱ側出力によりその出力が禁止されている為、レジ
スター７の記憶内容はそのままの状態となっている。そ
して、時亥Ｕｔ２になると、ワンショット回路１３から
パルスが出力され、その出力がオアゲート２０を介して
第２のカウンタ２１に印加されると共に、アンドゲート
２３の出力によりバィナリカウンタ２４が反転ぐ１”→
“０”）されて第２のカゥン夕２１に「十１」指令が与
えられることにより第２のカウンタ２１の計数値は第３
図ｋに示す如く「３」となりＲ−Ｓフリツプフロツプ２
５はセットされる。また、この時第１のカゥン夕葺亀の
計数値は第３図ｉに示す如く「夕」となっており、この
計数値「そ」がアンドゲート１６を介してレジスター７
に転送される。

レジスター７に転送された計数値「夕」は、減算器１９
の他方の入力端ｂにアンドゲート１８からクロック信号
？が与えられることにより第３図ｊに示す如く第１のカ
ウンタ１４に対し倍の早さで「０」まで減算され「次の
クロック信号◇が出力されると（時刻ｔ３）、減算回路
１９からは第３図ｅに示す如くボロー信号が出力される
。このボロー信号は同図ｇに示す如くオアゲート２０を
介して第２のカゥンタ２１に印加され、第２のカウンタ
２１の計数値は「４」になる。また、この時刻ら‘こ於
るボロー信号の出力によりＲ−Ｓフリツプフ。

ツプ２２はセットされ、そのリセット側出力Ｑは第３図
ｆに示す如く“０”となる為、アンドゲート１８の出力
は禁止されレジスタ１７の記憶内容に対するそれ以後の
減算は行なわれなくなる。なお、第３図ｉに於ける「×
」は「０−１」の減算結果を示す。しかして、次の時刻
ｔ４に於て第３図ｂに示す如くワンショツト回路１３か
ら出力がなされると、第２のカウンタ２１の計数値は同
図ｋに示す如く「５」となり、Ｒ−Ｓフリツプフロツプ
２２はリセツトされてそのリセット側出力Ｑは第３図日
こ示す如く“１”となる。また、時亥比３からｔ４の間
の第１のカゥンタ１４の計数値は「ｍ」となっており、
この計数値「ｍ」はアンドゲート１６を介してレジスタ
１７に転送され「クロック信号ぐが出力する毎に減算器
１９で順次「一１」される。

しかして、時麦比５になると減算器１９からは第３図ｅ
に示す如くボロー信号が出力され、同図ｇに示如くオア
ゲート２０を介して第２のカウンタ２１に印加されるこ
とにより、第２のカウンタ２１の計数値は「６」となり
、また、Ｒ−Ｓフリツプフロツプ２２はセットされる。
このように、本実施例では、キャプスタン軸４ａあるい
はリール軸５，，５２の回転周期に対し１／２に分周さ
れた周期のトリガーパルスを出力するワンショット回路
１３の前回の出力から今回の出力までを計数ししその周
期の１／２で力ウントすべく制御していることにより、
時亥比５に至るまでの経過を見ても明らかな如く定速と
なっていないキャプスタン軸４ａ、あるいはリール軸５
，，５２の回転周期に対し、予測された原回転周期は若
干の時間のずれ（この程度のずれは実際上全く問題とな
らない）はあるものの「その計数は誤まることなく確実
に行なわれる。しかして、以後の時刻ら乃至ｔ，４に於
ては上記同様の動作が順次繰り返されて第２のカゥンタ
２１の計数値は「７」乃至「１５」となり「特にキャプ
スタン軸４ａあるいはリール軸５．，５２が定速走行状
態となった次の期間、即ち時刻ら以降に於ては、予測さ
れた原回転周期は、実際の回転周期と全く対応するもの
となっている。このように、本実施例に於てはピンチロ
ーラ４あるいはリール軸の回転周期に対し１／２分周さ
れた周期のパルスの前回の期間から原回転周期を予測し
計数することにより、比較的遅いパルス周期から比較的
速い回転体の原回転周期に基づく計数を正確に行うこと
が出来る。

以上、キャプスタン軸４ａあるいはリール藤５，，５２
の回転周期に対しワンショツト回路１３から出力される
パルスの周期が１′２分周された第１の実施例について
説明してきたが、次にキャプスタン軸４ａあるいはリー
ル軸５，，５２の回転周期に対しワンショツト回路１３
から出力されるパルスの周期が１／ｎの場合である第２
の実施例について第４図を参照しながら説明する。

なお、説明の簡略化を計る為、第２図と同一部分には同
一符号を付しその説明を省略する。即ち、本実施例に於
てはキャプスタン軸４ａあるいはリール軸５，，５２の
回転周期に対しワンショツト回路１３から出力されるパ
ルスの周期をｎ：１としたことにより、第１のカウンタ
１４には基本クロック発生器１５から出力されるクロッ
ク信号ぐ／ｎが印加され、その出力はアンドゲート１６
を介して補助レジスタ２７に送出される。

この補助レジスタ２７は、ワンショット回路１３からパ
ルスが出力される短に第１のカウンター４の内容を更新
記憶するもので、その出力はアンドゲート２８を介して
上記アンドゲート１６の出力と共にオアゲート２９に印
加され、オアゲート２９の出力は第２図に於るレジスタ
と同一機能のレジスタ１７に印加される。一方、減算器
１９から出力されるボロー信号は、補助レジスタ２７の
内容を全てレジスタ１７に転送するに必要な時間遅れを
もつディレィ回路３０‘こ印加され、このディレィ回路
３０の出力は「ｎ−１」進の第３のカウンタ３１に印加
されると共にオアゲート２０に印加される。また、この
第３のカウンタ３１にはワンショット回路１３の出力が
クリア信号として印加されており、この第３のカウンタ
３１からはその計数値が「ｎ−１」になったときに“１
”が出力される。

しかしてこの出力は、インバータ３２を介してアンドゲ
ート１８に印加され、アンドゲート１８が上記第３のカ
ワンタ３１の計数値が「ｎ−１」になった時に閉成され
るようになっている。従って、本実施例に於てはワンシ
ョット回略１３から出力されるパルスの１周期内に前回
の周期の１／ｎ毎に「ｎ−１」回のボロー信号が減算器
１９から出力される如く構成されている。即ち、前回の
１周期に於る第１のカウンタ１４の計数値が「Ｔ」であ
ったとすると、ワンショット回路１３から出力があった
際にこの「Ｔ」が補助レジスタ２７及びレジスタ１７に
転送されセットされる。そして、レジスタ１７の記憶内
容「Ｔ」はクロック？が出力される叢に減算器１９で「
一１」され、第１のカウンタ１４が「Ｔ」まで計数した
時間の１／ｎの時間で「０」となり、次のクロツク０が
出力されて減算器１９からボロー信号が発生する。しか
して〜減算器１９からボロー信号が出力すると、この信
号号はデイレィ回路３０を介してオアゲート２０、アン
ドゲート２８及び第３のカウンタ３１に夫々印加され、
第２のカウンタ２１及び第３のカゥンタ３１が夫々「十
１」ごれると共にレジスタ１７には補助レジスタ２７の
記憶内容「Ｔ」が再びセットされる。そして、このよう
な動作は第３のカゥンタの計数値が「ｎ−１」になるま
で続けられ、結局ワンショット回路１３から次のパルス
が出力されるまでの間に減算器１９からは「ｎ−１」回
ボロー信号が出力され第２のカゥンタ２１に印加される
ようになる。従って、本例に於る動作は、上記実施例に
於るボロー信号の出力を「ｎ−１」回にすることにより
上記実施例のタイムチャート（第３図）から容易に類推
することが出来るのでその詳細は省略する。

このように、本実施例に於てはキャプスタン軸４ａある
いはリール軸５，，５２の回転周期に対しワンショツト
回路から出力されるパルスの周期が全く任意に設定し得
るｎ：１の関係であったとしても極めて正確な計数を行
うことが出釆るものである。以上、第１実施例及び第２
実施例によって、本発明による計数方式の各実施例につ
いて説明したが、次に本発明による計数方式を計時機能
を有する磁気録音再生装置に適用した場合の第３の実施
例について第５図乃至第８図を参照しながら説明する。

なお、本実施例の構成のうち第２図及び第４図に於る参
照番号１乃至１３は上記のそれと全く同一である為その
部分の記載は省略する。即ち、第５図は本実施例に於る
計時機能及び計数機能を遂行するロジック部のブロック
図で、図中４１は、後述する各回路の動作を制御するマ
イクロプログラムが固定的に記憶されているＲＯＭ（リ
ードオンリーメモリ）であり、このＲＯＭ４１からは、
後述するＲＡＭ４２に対する行アドレス指定信号Ｆｕ，
Ｓｕ、種々のコード信号Ｃ、上記ＲＡＭ４２の処理例を
指定する列アドレス指定信号Ｆ，ＳＬ、種々の動作命令
ＩＮＳ及び自己の次アドレスを指定する次アドレス信号
ＮＡが夫々パラレルに出力しており、次アドレス信号Ｎ
Ａはアドレス修飾回路４３及びアドレスバッファ４４を
介してアドレスデコーダ４５に入力される。アドレスデ
コーダ４５は、入力されたアドレス情報に基づきＲＯＭ
４１のアドレス指定を行うもので、これ等ＲＯＭ４１及
びアドレスデコーダ４５により各回路に対するシーケン
シヤルコント。ールを遂行するマイクロプログラムコン
トローラが形成されている。また、上記ＲＯＭ４１から
出力される行アドレス指定信号Ｆｕ及びＳｕは、夫々タ
イミング信号（タイミング信号については後述）ｔ，及
びｔ，に開閉制御されるアンド回路４６及び４７に、列
アドレス指定信号Ｆ，ＳＬはＲＡＭ４２の処理列（所謂
桁）を指定制御するアドレスカウンタ等を含む列アドレ
スコントｏ−ラ４８に、そして、動作名令ＩＮＳはこの
命令内容を鱗続して各種制御信号○，〜○，２及び列ア
ドレスコントローラ２８に対する制御信号を出力するィ
ンストラクションデコーダ４９に夫々送出されている。
また、コード信号Ｃの出力はインストラクションデコー
ダ４９から出力される制御信号○，によって開閉制御さ
れるアンド回路５川こ送出されている。一方、上詐ＲＡ
Ｍ４２は第６図にその詳細を示す如く、夫々が６桁構成
で行方向に配設されている各エリアＡＢ至Ｅ（以下この
エリアのことをレジスタと称呼する）で構成されている
。しかして、レジスタＡの第１桁目乃至４桁目はテープ
の走行量をカウントした計数値を記憶し、第５桁目は予
測された回転体の原回転周期毎に「１一つつカウントし
た値を記憶し、更に第６桁副まワンショット回路１３か
ら第１回目の出力が成されたことを示すスタートフラッ
グを記憶するものである。また、レジスタＢはワンショ
ツト回路１３から出力されるパルスの間隔の計数値を記
憶するもので、第２図及び第４図に於る第１のカウンタ
１４に相当する。

レジスタＣは補助メモリであつて、第４図に於る補助レ
ジスタ２７に相当し、レジスタＤは回転体の原回転周期
を予測する為の計数値を記憶するもので、第４図に於る
レジスタ１７に相当する。更に、レジスタＥは計時機能
を遂行する為のレジスタであり、計時情報を記憶してい
る。しかして、このＲＡＭ４２の各レジスタの指定は、
上記アンド回路４６及び４７の一括出力、即ちＲＯＭ４
１の行アドレス指定信号ＦｕあるいはＳｕがＲＡＭ４２
の行アドレス入力端ＲＡＵに印加されることによって成
される。

また、その処理列（桁）は、ＲＯＭ４１から出力された
列アドレス指定信号Ｆ，ＳＬに基づくいて列アドレスコ
ントローラ４８から出力された列アドレスがＲＡＭ４２
の列アドレス入力端ＲＡＬ‘こ印加されることによって
成され「ＲＡＭ４２はこれ等各アドレス入力端ＲＡリ及
びＲＡＬに印加されたアドレスに基づいて、そのアドレ
スのデータを出力端ＯＵＴから出力する。なお、ＲＡＭ
４２には上記各アドレスの他にタイミング信号ら及び上
記制御信号０２が印加されているアンド回路５１の出力
が読み出しノ書き込み制御（Ｒ／Ｗ）信号として印加さ
れており、このＲノＷ信号が、“０”の時は読み出し、
“１”の時は書き込みの制御が行なわれている。しかし
て、ＲＡＭ４２の出力端ＯＵＴから出力されたデー外ま
、そのデータが上記行アドレス指定信号Ｓｕに指定され
たレジスタの内容である場合には読み込みクロックｔ，
，で，が印加されているバッファ５２、開閉制御信号ｔ
，，０３が印加されているアンド回路５３を介して演算
回路５４の一方の入力端ａに送出され、行アドレス指定
信号Ｆｕに指定されたレジスタの内容である場合には開
閉制御信号ｔ，，０４が印加されているアンド回路５５
を介して演算回路５４の他方の入力端ｂに送出される。
なお、アンド回路５５には上記アンド回路５０の出力、
即ちＲＯＭ４１から出力されるコード信号Ｃも印加され
ており、ＲＡＭ４２から読み出されたデータと同様に演
算回路５４の他方の入力端ｂに送出されている。

この演算回路５４は「 上記制御信号０５により制御さ
れて加減算等の演算を実行するアダ−及びその筒返回路
から成るもので、入力端ａ，ｂから入力されたデータに
基づき所定の演算を実行してその結果（データ）及びキ
ヤＩＪーボロー信号を出力する。しかして、演算回路５
４から出力されたデータはＲＡＭ４２のデータ入力端ｍ
に送出されと共に表示処理回路５６及びオアゲート５７
に印加され、ＲＡＭ４２は上述したＲＷ信号が“１”と
あった際にデータ入力端ＩＭこ印加されたデータを書き
込む。なお、ＲＡＭ４２内の書き込むべきアドレスは上
記読み出しと同様のアドレス指定によっている。また、
表示処理回路５６は上記制御信号Ｑにより制御され演算
回路５４から送出されたデ−夕に基づいて入力されたデ
ータを表示用データに変換し、各表示桁に対応して設け
られた複数のバッファから成る表示バッファ５８に送出
する。表示バッファ５８は、表示処理回路５６から送出
された表示用デ−夕をスタティックに記憶し、その出力
は所定の駆動回路（図示せず）を介して表示部（図示せ
ず）に送出される。一方、オアゲート５７の出力は上記
制御信号０７により制御される判断用ラッチ回路５９の
データ側ラッチ５９ａに印加され、また、演算回路５４
から出力されたキャリーノボロー信号は直接判断用ラツ
チ回路５９のキヤリーノボロー側ラツチ５９ｂに印放さ
れる。

しかして、この判断用ラッチ回路５９の夫々のラッチ５
９ａ，５９ｂの出力Ｊし及びＪＨは、夫々上記制御信号
０８により開閉制御されるアンドゲート６０，６１を介
してアドレス修飾回路４３のオアゲート４３ａ，４３ｂ
に印加され、ＲＯＭ４１から出力された次アドレス信号
ＮＡを修飾する。また、６２は計時用の基本周波数を出
力する水晶振動子等で構成された発振器で、その発振出
力は所定の段数を有する分周器６３に印加され、分周器
６３は１秒周期の信号（１秒信号）を出力しこの１秒信
号が出力されたことを記憶する１秒ラッチ６４に印加す
る。

そして、この１秒ラツチ６４の出力は上記制御信号Ｑに
より開閉制御されるアンド回路６５を介してアドレス修
飾回路４３のオアゲート４３ｃに送出され、上記判断用
ラツチ回路５９の各出力と同様ＲＯＭ４１から出力され
る次アドレス信号ＮＡを修飾する。更に、第２図及び第
４図に於けるワンショット回路１３の出力は上記１秒ラ
ッチと同様の機能を有する計数ラツチ６６にセット信号
として印加され、この計数ラッチ６６の出力は上記制御
信号○，ｏにより開閉制御されるアンドゲート６７を介
してアドレス修節回路４３のオァゲート４３ｄに印加さ
れ、上述したと同様次アドレス信号ＮＡを修飾する。な
お、上記各ラッチ６４及び６６は、夫々上記制御信号○
，．及び０８によりリセットされる如く構成されている
。−また、分周器６３の所定の分周段からは上記各回路
を駆動するクロック信号で，，ぐ２が出力されており、
この各クロックで，，？２は上記各回蟹に送出されると
共にタイミング信号発生回路６８に送出される。

このタイミング信号発生回路６８は、入力されたクロツ
ク信号ぐ，，？２により各々に重豊せず、且つ順次出力
されるタイミング信号ｔ，，ら及びｔ３を出力し、上述
した各ゲート回路に送出すると共にインストラクション
デコーダ４９に送出する。なお、このタイミング信号発
生回路６８がＬ〜ｔ３のタイミング信号を発生するのは
、本実施例の場合ＲＡＭ４２が第１表に示す如く三相で
動作する為である。第１表 次に、第７図のフロ−チャート及び第８図のタイムチャ
ートを参照しながら上記の如く構成に於る動作について
説明する。

なお、第７図中ｔ及びｎｔの記載は、そのステップある
いは処理に要する時間を示したもので、ｔは上記第１表
に示したｔ，〜らの１サイクルの処理時間である。従っ
て、複数桁の処理を実行した際にはその処理桁数×ｔの
処理時間を要するものである。また、本実施例に於ては
説明の便宜上ｎを仮にｎ＝４として説明する。即ち、今
第８図に示す時亥中，で同図ａに示す如くテープの走行
が指示されたとすると第７図に示す「ＳＴＡＲＴ」から
各ステップが実行され、まずステップＳ，に進む。

このステップＳ，は、計数ラツチ６６がセットされたか
否か、即ち第２図及び第４図に於けるワンショット回路
１３から出力があったか杏かを検出するもので、ィンス
トラクションデコーダ４９からは制御信号○，。が出力
しているが、計数ラツチ６６がセットされるまではアン
ドゲート６７は関成しない為アドレス修飾されることは
なくこのステップＳ，を繰り返している。しかして、第
８図に示す時亥巾２で同図ｂに示す如くまず第１発目の
パルスがワンショツト回路１３から出力されると計数ラ
ツチ６６はセットされ、その出力はアンドゲート６７を
介してアドレス修飾回路４３のオアゲート４３ｄに印加
されることにより次にステップＳ２に進む。このテツプ
Ｓ２は計数ラッチ６６をリセットするもので、ィンスト
ラクションデコーダ４９から制御信号○，２が出力され
ることによって成され次にステップＳ３に進む。ステッ
プＳ３は、Ａレジスタの第１桁目乃至第４桁目に「１」
を加算するもので、ＲＡＭ亀２の各アドレス入力端ＲＡ
Ｕ，ＲＡＬには夫々Ａレジスタを指定するアドレス及び
列アドレス１乃至４がＲＯＭ４１ａＳｕ及び列アドレス
コントローラ４８から夫々出力され、Ａ，〜４の内容（
今は０）が順次読み出される。そして、ＲＡＭ４２のデ
ータ出力端ＯＵＴから出力されたこのデータは、バッフ
ァ５２及びアンド回路５３を介して演算回路５４の一方
の入力端ａに印加され、一方、ＲＯＭ４１のコード信号
ｃは「１」を出力し「 この「１」がアンド回路５０及
び５５を介して演算回路５４の他方の入力端ｂに印加さ
れる。

演算回路５４は、これ等各入力端ａ及びｂから入力され
たデータを、ィンストラクションデコーダ４９から与え
られた加算を示す制御信号Ｑに基づいて加算（０十１）
し、その結果を第８図ｈに示す如く再びＲＡＭ４２のＡ
，〜４に書き込む。しかして、この加算（計数）処理が
終了すると次にステップＳ４に進む。ステップＳ４は、
Ａレジスタの第６桁目、即ちスタートフラッグ桁に第８
図ｅに示す如く「ＩＪを書き込み、今検出された計数ラ
ッチ６６のセット状態はスタート後第１回目であること
を示すもので、ＲＯＭ４１からはコード信号ｃ（＝「１
」）が出力され、このコード信号「１」はアンド回路５
０及び５５を介して演算回路５４の他方の入力端ｂに与
えられる。また、ＲＡＭ４２の各アドレス入力端ＲＡＵ
及びＲＡＬには、夫々Ａレジスタ及び６桁目を示すアド
レス指定信号が印加され、タイミング信号ｔ３の出力し
た時に上記コード信号「１」がＡレジスタ第６桁目！こ
書き込まれて次にステップＳ５に進む。

ステップＳ５は、パルス間隔の計数値を記憶しているＢ
レジスタにステップＳ，から本ステップＳ５までの処理
時間及び後述するステップＳ６の全ての処理時間の１／
ｎ（ｎ＝４）の時間に対応するデータ１九／ｎ（なお、
ｔは予め設定されている）を加算するもので、ＲＡＭ４
２の行アドレス入力端ＲＡ川こはＢレジスタに対応する
アドレスが、ＲＡＬには「１〜６Ｊの各アドレスが列ア
ドレスコントローラ４８から順次印加されてＢレジスタ
の内容が読出され、またＲＯＭ４１のコード信号ｃは「
１孔／ｎ」を出力して、これ等の各データが夫々演算回
路５４のａ，ｂ端子に印加されることによりなされる。
即ち、演算回路５４ではインストラクションデコーダ４
９から出力される制御信号０５により加算することが指
示され、その結果は再びＲＡＭ４２のＢレジスタに書き
込まれ、次にステップＳ６に進む。

ステップＳ６は、Ａレジス夕の第１桁目乃至第４桁目の
内容を表示バッファ５８に送出するもので、ＲＡＭ４２
の各アドレス入力端舷ＡＵ及びＲＡＬにはＡレジスタ及
び「１〜４」を指定する各アドレスが入力され、ＲＡＭ
４２から謙出されたデータが演算回路５４及び表示処理
回路５６等を介して適宜の処理が施され表示バッファ５
８に印加されることによって成され、この表示内容は第
８図ｉに示す如く「１」となって次にステップＳ７に進
む。ステップＳ７は、上記ステップＳ，と同様の動作に
より計数ラツチ６６のセット状態を検出するもので、今
は計数ラツチ６６がセットされていないので次にステッ
プＳ８に進む。ステップＳ８は、上記ステップＳ５と同
様ステップＳ７，Ｓ８及び後述するステップＳ９の全て
の処理時間的の１′ｎを加算するもので、その動作は上
記ステップＳ５と同様である。

このステップＳ８を終了すると、次にステップＳ９に進
み、１秒ラッテ６４がセットされているか否かが検出さ
れる。この検出は、上記ステップＳ，と略同様の動作に
よって行なわれるもので、ィンストラクションデコーダ
４９からは制御信号０９が出力されるが、今は１秒ラッ
チ６４はセットされていないので再びステップＳ７に戻
りステップＳ７〜Ｓ９を繰り返してその処理時間の１／
ｎを累計している。しかして、第８図に於る時亥』Ｔ３
でワンショット回路１３から第２発目の出力があり、計
数ラッチ６６がセットされたことが検出されるとステッ
プＳ７に於る判断結果は「ＹＥＳ」となり、アドレス修
飾回路４３に於てアドレス修飾され次にステップＳ，ｏ
に進む。このステップＳ，。は、Ａレジスタの６桁目、
即ちスタートフラッグをクリアするもので、このステッ
プＳ，ｏの実行によって第８図ｅに示す如くＡ６の内容
は「０」となって次にステップＳ，．に進む。ステップ
Ｓ，．はＡレジスタの１桁目乃至４桁目１こ「ｎ−１＝
（３）」を加算するもので、その動作はステップＳ３に
示したと略同様にＲＡＭ４２から読出されたＡレジスタ
の内容「１」にＲＯＭ４１のコード信号ｃ（＝３）が演
算回路５４で加算されることによって成され、その結果
Ａレジスタの記憶内容は第８図ｈに示す如くなって次に
ステップＳ，２に進む。このステップＳ舷は上記ステッ
プＳ２同機計数ラツチ６６をリセットするもので、この
ステップＳ，２を終了すると次にステップＳ，３に進む
。

ステップＳ，３はＡレジスタの第５桁目に「ｎ−１（＝
３）」を書き込むもので、Ｂレジスタに記憶されている
パルス間隔の計数値から何回の予測計数を行うかを設定
しているものである。しかして、このステップＳ，３を
終了すると、次にステップＳ，４乃びステップＳ，５を
上記ステップＳ３及びステップＳ６と同様に実行し、Ａ
レジスタ及び表示状態は第８図ｈ及びｉに示す如くなっ
て次にステップＳ，６に進む。このステップＳ，８及び
次のステップＳ，７は、第４図に於いて第１のカウンタ
１４からしジスタ１７及び補助レジスタ２７にデータを
セットしたことに相当するもので、ステップＳ，６はＲ
ＯＭ４１の行アドレス指定信号ＳｕがＢレジスタを、Ｆ
ｕがＣレジスタを指示することによって行なわれ、ステ
ップＳ，７はＳｕがＣレジスタを、ＦｕがＤレジスタを
夫々指定することによって行なわれる。このステップＳ
，７を終了すると、次にステップＳ，８に進みステップ
Ｓ７，Ｓ，ｏ〜Ｓ，８及び後述するステップＳ，９の全
ての処理時間４山の１／ｎ（ｎこ４）をＢレジスタにセ
ットする。この処理はＲＯＭ４１のコード信号ｃが「４
仇／ｎ」を出力する以外ステップＳ５，Ｓ８と同様の動
作によって行なわれ、そ処理を終了すると次にステップ
Ｓ，９に進む。ステップＳ，９は、ステップＳ，７で転
送された前回のパルス間隔の計数値を、Ｂレジスタに加
算（計数）したｎ倍の速さで減算するもので、ＲＯＭ４
１のコード信号ｃは「４瓜」を出力し、演算回路‐５４
には減算を示す制御信号０５が与えられることによって
なされ、この処理を終了すると次にステップＳがこ進む
。ステップＳ２ｏは、上記ステップＳ９と同様の動作に
より１秒ラッチ６４のセット状態の有無を検出するもの
であるが、今はこの１秒ラツチ６４がセットされていな
いことによりその判断結果は「ＮＯ」となって次にステ
ップＳ２，に進む。

ステップＳ２．は、上記ステップＳ，，Ｓ７と同様計数
ラツチ６６がセットされているか杏かを検出するもので
あるが、今はこの計数ラッチ６６がセットされていない
ことにより「ＮＯ」と判断されて次にステップＳ２２に
進む。ステップＳ礎は、上記ステップミと同様にステッ
プＳ２ｏ〜Ｓ２２及び後述するステップＳ２３，Ｓ凶の
全ての処理時間１５ｔの１／ｎ（ｎ＝４）をＢレジスタ
に加算するもので、この処理を終了すると次にステップ
Ｓ２３に進む。ステップＳ２３はＡレジスタの第５桁目
が「０」か否かの検出を行っているもので、Ａ５の記憶
内容が演算回路５４を介して判断用ラッチ５９に印加さ
れ、そのセット状態に基づくアドレス修飾によって成さ
れるが、今はその記憶内容が「３」であることにより「
ＮＯ」と判断されて次にステップＳ２４に進む。ステッ
プＳ２４は、基本的にはステップＳ，９と同様であり、
ステップＳ２ｏ〜ステップＳるの全ての処理時間「１５
ｔ」を減算し、且つその結果が「０」以下になったか否
かを上記ステップＳ２３と同様の判断動作により行なっ
ているものであり、その結果が「１」以上である場合に
は、再びステップＳ２ｏに戻り、１秒ラツチ６４あるい
は計数ラッチ６６のいずれかがセットされたことがステ
ップＳ沙あるいはステップＳ２，を検出されるまで上記
各ステップＳの〜Ｓ滋を繰り返す。しかして、第８図に
示す時刻Ｌで同図ｆに示す如くステップＳ２４に於る判
断結果が「ＹＥＳ」になったとすると次にステップＳる
に進み、このステップＳ２５及び次のステップＳ２６を
上記ステップＳ３及びステップＳ６等と同様に実行し、
Ａレジスタの記憶内容及び表示状態は第８図ｈ及びｉに
示す如くなって次にステップＳ２７に進む。

ステップＳ幻は、ステップＳ２４の判断結果に基づきス
テップＳ２５でＡレジスタに「十１」したことによって
、Ａレジスタの第５桁目から「１」を減じるもので、Ａ
５の記憶内容は第８図ｇに示す如く「２」となって次に
ステップＳ２８に進む。ステップＳ２８は、その記憶内
容が「０」あるいはそれ以下になったＤレジスタに補助
メモリＣの内容を加算しながらセットするもので、この
ようにすることによって仮にステップＳ２４で「０」以
下となった場合でもその分が補正されて（即しマイナス
分の処理時間も考慮されて）次にステップＳ凶に進む。
ステップＳ２９及び次のステップＳ３ｏは、上記ステッ
プＳ，８及びＳ，９と同様なものであって、ステップＳ
瀦〜ステップＳ３ｏに於る処理時間２九の１′ｎ（ｎ＝
４）及び２れを夫）加算及び減算するものであり、この
ステップＳ■を終了すると再びステップＳ２ｏに戻りス
テップＳ２ｏ〜Ｓ汝が順次繰り返される。しかして、第
８図に示す時刻公及びちでは、夫々上記したステップＳ
鶴に於る判断結果が同図ｆに示す如く「ＹＥＳ」となり
、ステップＳ鯖〜Ｓ■を夫々実行してＡレジスタの第５
桁目の記憶内容は同図ｇに示す如く「１Ｊ、「０」と変
化し、またＡレジスタの第１桁目乃至第４桁目及び表示
状態も同図ｈ及びｉに示す如く「７ハ「８」と変化して
再びステップＳのに戻る。そして、このステップＳ２ｏ
〜Ｓ凶を実行してステップＳ２３に進むと、Ａレジスタ
の第５桁目の記憶内容は第８図ｇに示す如く「０」とな
っている為、その判断結果は「ＹＥＳ」となって次にス
テップＳ釘に進む。

ステップＳ３，は、実質的には何等動作するものではな
く、ただＡレジスタの第１桁目乃至第６桁目の読み出し
及び書き込みを行うことによって、ステップＳ２ｏ〜Ｓ
２４の処理時間と合わせる為のものであり、このステッ
プＳのを終了すると、次にステップＳ２ｏに戻り、この
ステップＳ２ｏ〜Ｓ匁及びＳ３．を順次繰り返す。しか
して、第８図に示す時刻Ｔ７になると、ワンショツト回
路１３の出力によって計数ラツチ６６がセットされステ
ップＳ２，から次にステップＳ既に進む。ステップＳ３
２は、上記ステップＳ３，と同様、処理時間を合わせる
為になるものであり、このステップＳ３２を終了すると
次にステップＳ，２に進みステップＳ，２〜Ｓ．９を上
記同様に実行してＡレジスタ及び表示状態は第８図ｈ，
ｉに示す如くなつて次にステップＳ２ｏに進む。そして
、以後第８図に示す時刻Ｔ８及び〜に於ては、時亥』Ｔ
４〜Ｌで説明したと同様の動作がなされ、Ａレジスタ及
びその表示状態は第８図ｈ，ｉに示す如くなる。次に、
１秒ラッチ６４がセットされる第８図に示す時亥ＵＴ，
。

以降の動作について説明する。なお、Ａレジスタ及び表
示はこの時刻Ｔ，。以前に「３９」になっていたものと
する。即ち、上記ステツブＳ２。で１秒ラッチ６４がセ
ットされたことが検出されるまでは、ステップＳ２ｏ〜
Ｓ数、Ｓ２ｏ〜Ｓ３。あるいはＳ２ｏ〜Ｓ概及びＳ３，
のいずれかのループによる処理が実行されており、今、
第８図に示す時刻Ｔ，。で計数ラツチ６６がセットされ
ると、ステップＳ２，でこのセット状態が検出され、次
にステップＳ３２及びＳ，２〜Ｓ，９を実行し、Ａレジ
スタ及び表示状態は第８図ｈ，ｉに示す如くなって再び
ステップＳ２ｏ〜Ｓ２４を繰り返し実行している。そし
て、第８図に示す時亥中，．で同図ｃの如く１秒ラッチ
６４がセットされると、上記ループ内のステップＳ２。
でこの１秒ラッチ６４のセット状態が検出され、次にス
テップＳ３３に進む。ステップＳ３３は、１秒ラッチ６
４をリセットするもので、その動作は上記ステップＳ２
と略同様にィンストラクションデコーダ４９から制御信
号○，．によって成され、次に処理ＳＢに進む。この処
理ＳＢは、計時の為の種々の処理を行うもので、ＲＡＭ
４２内のＥレジスタに記憶されている計時情報を読み出
し、演算回路５４で１秒の桁に「十１」するもので、そ
の他６Ｇ隻処理あるいは１２／２公隼処理等もこの処理
ＳＢ内で行なわれている。なお、この処理ＳＢの処理時
間は第８図ｄに示す如く仮にａｔであったとする。

そして、この処理ＳＢが終了すると、次にステップＳ３
４に進み、Ａレジスタの第６桁目、即ちスタートフラッ
グの状態をステップＳ２３と同様の方法でもつて検出す
るが、今は、第８図ｅに示す如くＡ６の記憶内容は「０
」となっている為、上記検出の結果「ＮＯ」と判定され
次にステップＳ鑑に進む。ステップＳ３５は、上述した
ステップＳ側 Ｓ３３〜Ｓ３５及び後述するＳ３６、更
にはＳのあるいはＳ３８と上記処理ＳＢの全ての処理時
間（ａ十１６）ｔの１／ｎ（ｎ＝４）をＢレジスタのＢ
，〜６に加算するもので、その処理は上記ステップＳ５
と同様にして行なわれ、次にステップＳ３６に進む。ス
テップＳ＄は上記ステップＳ２３と同様なものであり、
Ａレジスタの第５桁目が「０」か否かを判断している。

しかし今は、上記ステップＳＢで「ｎ−１（＝３）」が
セットされたままなのでこのステップＳ磯に於る判断の
結果「ＮＯ」となり、次にステップＳ幻に進む。ここで
、このステップＳ３７が第８図に示す時刻Ｔ，２であっ
たとすると、上記ステップＳの，Ｓ３３〜Ｓ３７及び処
理ＳＢの総処理時間「（ａ＋１６）ｔ）を減算した結果
は「０」以下となりその判断結果が「ＮＯ」となって上
記ステップＳ２５に進み上述した一連のステップＳ２５
〜Ｓ３。が実行されレジスタＡ及び表示状態は第８図ｈ
，ｉに示す如く「４１」となり次にステップＳ狐に戻る
。なお、上記ステップＳ３７で「ＮＯ」の判断結果、即
ちＤ，〜６から「（ａ十１６）ｔ」を減算した結果が「
１」以上であった場合にはステップＳ２５以下の一連の
処理を行うことなくステップＳ２ｏに戻り、また、上記
ステップＳ３６での判断結果が「ＹＥＳ」であった場合
には、上記ステップＳｑと全く同様な時間合せの為の処
理を行って次にステップＳ２ｏに戻る。以上の説明で明
らかになった如く、第８図に於る以後の時刻Ｔ，３〜Ｔ
，５は上記説明のいずれかのステップを実行することに
よりＡレジスタの記憶内容及び表示状態が「４２」、「
４３」及び「４４」と変化する。

一方、第８図に於る時亥ＵＴ２〜Ｔ３の間、即ちステッ
プＳ７〜Ｓ９を繰り返し実行している間に１秒ラッチ６
４がセットされたことがステップＳ９で検出されると、
このステップＳ９から次にステップＳ故に進み、以下処
理ＳＢを実行してステップＳ３４に進む。しかして、こ
の状態では、上述した如くＡレジスタの第６桁目は「１
」となっており、その判断結果は「ＹＥＳＪとなって次
にステップＳ３９に進む。ステップＳ３９はステップＳ
３３，Ｓ３４，Ｓ３９及び処理ＳＢの全ての処理時間「
（ａ十８）ｔ」の１′ｎ（ｎ＝４）をＢレジスタに加算
するものであって、その動作は上記ステップＳ５と同様
にして行なわれ、次にステップＳ７に戻る。なお、本実
施例では、計時機能を有した場合について説明したが、
例えばリピートプレイ等の判断及び処理があったとして
も上記同様の各ステップあるいは処理と略同様なもので
行ない得ることは明らかであろう。

また「本実施例では計時機能のみを有している場合につ
いて述べたが、例えばこの他に演算機能を有するもの、
あるいは演算機能が単独で付加されているものについて
も上記と同様に行い得ることも勿論である。

このように、本実施例では、磁気録音再生装置のテープ
走行量をカウントする為に、ロジック部に対するパルス
入力はキャプスタン軸あるいはリール軸の回転駆動部の
回転周期に対し比較的遅い周期のものでも、その間にあ
るべき原回転周期を前回のパルス間隔を計数することに
よって予測している為、特に他の機能を付加した場合で
も正確なカウントが可能になる。

また、本例の如く比較的遅い（回転駆動部の回転周期に
対して分局された）パルスによってテープの走行量のカ
ウントを正確に行い得ることにより、他の機能の制御と
上記テープの走行量のカウントとをパラレル処理するこ
となく、唯一のマイクロプログラムコントローラを共用
してシーケンシヤルコントローラを行うことが出来、そ
の構成が簡略化すると共にコストを安くすることも出来
る。

なお、上記第１乃至第３の実施例に於ては、回転体の回
転周期に対し１：ｎの関係のパルスに基づいて、該パル
ス及び該パルス間にあるべき原回転周期で、上記回転体
の回転数を計数する場合について述べてきたが、本発明
はこれに限られることはく、上記回転体の回転に応じた
走行長を計数するようにしても良い。

また、上記各実施例では、本発明を磁気録音再生装置あ
るいは他の機能を有する磁気録音再生装置に適用した場
合について述べたが、本発明はこれに限られることなく
回転体の回転数あるいは回転数に基づく走行長を計数す
る各種電子機器に広く応用し得ることは勿論であり、そ
の他本発明の要旨を逸脱しない範囲で種々変形応用が可
能なことは言うまでもない。

以上詳細に説明した如く、本発明による計数方式は、計
数する為のパルス発生器の出力周期を、キャプスタン軸
あるし、はＩＪ−ル軸の回転周期に対し１：ｎとし、且
つこのパルス発生器から出力されたパルス及びこのパル
ス出力間隔内の所定間隔毎に所定値を計数するようにし
たことにより、その計数値はあたかもキャプスタン軸あ
るいはリール軸の回転周期と１：１であるかの如く表示
することが出来、またその計数値は前回のパルス出力間
隔に基づいて予測された周期である為回転体の回転開始
あるいは停止の直後及び直前に於る不安定な周期の場合
も略正確に計数し得、更に電源変動あるいは負荷変動等
による回転周期の乱調があっても正確な計数を行うこと
が出来る。

また、本発明では計数機能部が受け付けるパルス間隔が
比較的広いものとなる為、その間に他の機能の制御をす
ることが可能となりその回路構成も簡略化することが出
来る等種合の利点を有する。

【図面の簡単な説明】

第１図は従来の方法を説明する為のタイムチャート、第
２図は本発明の第１の実施例を説明する為のブロック図
、第３図は第２図に於る動作を説明する為のタイムチャ
ート、第４図は本発明の第２の実施例を説明する為のブ
ロック図、第５図は本発明の第３の実施例を説明する為
のブロック図、第６図は第５図に於るＲＡＭの横成図、
第７図は第５図に於ける動作を説明する為のフローチャ
ート、第８図は同タイムチャートである。 ３……モータ、４ａ……キャプスタン軸、８…・・・パ
ルス発生器、１４・・・・・・第１のカウンタ、１７・
・・・・・レジスタ、１９・・・・・・減算器、２１・
・・・・・第２のカウンタ‐２７……補助レジスタ、４
１……ＲＯＭ、４２・・・・・・ＲＡＭ、６４・・・・
・・１秒ラツチ、６６．．．・・・計数ラッチ。 第１図 第６図 第２図 第３図 第４図 第５図 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 １ 回転体の原回転周期に応じた所定の計数を行うと共
   にこの計数処理以外の他の処理を行う電子機器に於て、
   上記回転体の回転に同期し且つその回転周期に対し１／
   ｎ分周された周期のパルスを発生するパルス発生手段と
   、該パルス発生手段から出力されたパルスの周期時間の
   １／ｎ時間のタイミングを前回にパルス周期に基づいて
   予測するタイミング予測手段と、上記パルス発生手段の
   出力及び上記タイミング予測手段で予測されたタイミン
   グに応じて上記回転体の回転数あるいは上記回転体の回
   転数に基づく所定値を計数する計数手段とを具備し、上
   記回転体の回転周期に対し１／ｎ分周されたパルスに基
   づいて予測された上記回転体の原回転周期に応じた所定
   の計数を行うと共に、上記１／ｎ分周されたパルス間に
   上記他の処理を行うことを特徴とする計数方式。 ２ 上記回転体は磁気録音再生装置のキヤプスタン軸あ
   るいはリール軸であり、このキヤプスタン軸あるいはリ
   ール軸の原回転周期に応じた所定の計数を行うことを特
   徴とする特許請求の範囲第１項記載の計数方式。 ３ 上記回転体は計時機能を有する磁気録音再生装置の
   キヤプスタン軸あるいはリール軸であり、上記計数手段
   は上記計時機能を制御する唯一のマイクロプログラムコ
   ントローラ内にこれを共用して格納されたマイクロプロ
   グラムにより制御され、上記キヤプスタン軸あるいはリ
   ール軸の回転周期に対し１／ｎ分周されたパルスに基づ
   いて予測された上記キヤプスタン軸あるいはリール軸の
   原回転周期に応じた所定の計数を行うことを特徴とする
   特許請求の範囲第１項記載の計数方式。 ４ 上記回転体は小型電子式計算機あるいは計時機能を
   備えた小型電子式計算機付磁気録音再生装置のキヤプス
   タン軸あるいはリール軸であり、上記計数手段は上記小
   型電子式計算機あるいは計時機能を備えた小型電子式計
   算機を制御する唯一のマイクロプログラムコントローラ
   内にこれを共用して格納されたマイクロプログラムによ
   り制御され、上記キヤプスタン軸あるいはリール軸の回
   転周期に対し１／ｎ分周されたパルスに基づいて予測さ
   れた上記キヤプスタン軸あるいはリール軸の原回転周期
   に応じた所定の計数を行うことを特徴とする特許請求の
   範囲第１項記載の計数方式。