JPS6048823B2

JPS6048823B2 - 計数方式

Info

Publication number: JPS6048823B2
Application number: JP53015757A
Authority: JP
Inventors: 栄一竹内
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1978-02-13
Filing date: 1978-02-13
Publication date: 1985-10-29
Also published as: JPS54108604A

Description

【発明の詳細な説明】本発明は、例えは磁気録音再生装置等の回転体を有する
電子機器に於ける回転数等の計数方式に関する。

カセットテープレコーダ等の磁気録音再生装置Ｊでは、
一般的に桟構的なテープカウンタによりテープ走行量を
表示しているが、近年、このテープカウンタを電子的な
りウンタに置き換え、表示装置に例えば液晶表示装置等
の電子光学的表示装置を採用したものが考えられ実用化
されている。

ところで、上記表示装置にテープ走行量の他に他の種々
の情報を表示させる場合、換言すれば磁気録音再生装置
そのものが計時機能あるいは演算機能を有している場合
には、内部回路ではテープ走行量のカウントの他に計時
情報あるいは演算情報を得る為の各処理、更にはリピー
トプレイ等の為のカウント内容判断動作が同時的に遂行
されなければならない。しかして、これ等の各処理を例
えばマイクロプログラムによるシーケンシャルコントロ
ールで行なう場合、特にテープの走行スピードが速く周
期の短いカウントパルスが出力された場合には他の機能
のコントロール中にカウントパルスが入力されカウント
ミスを起こす虞れがあつた。第１図は従来のこのような
例を示したタイムチャートであり、第１図ａの如くのパ
ルス（このパルスの出力周期はキヤプスタン軸あるいは
リール軸の回転周期と１：１の関係にあり、この回転周
期とは１、一、一等１以下の回転を周期とするものであ
る）が出力されると、装置内の計数部は第１図ｂに示す
如く上記パルスの立上りに同期して計数動作を行ない、
引き続きリピートプレイ等の為の判断動作が同図ｃに示
す如く行なわれる。

しかしながら、同図ｄに示す如く計数処理等の他の処−
理が上記ａの入力パルスと重畳して行なわれると計数部
では新たな入力パルスがあつたことを検出出来ず、結局
同図ｅに示す如くの入力があつたものとして同図ｆに示
す如くの計数値を得る。なお、この計数値は「１０」か
ら始まつたものとしている。このように、従来の電子的
なりウンタを用いたものにあつては、入力パルスと計数
処理等の他の処理が時間的に重畳した場合は「１」ある
いは「２」以上の入力パルスに対する計数を行ない得な
い場合があり、テープカウンタの信頼性を失うものであ
つた。そこで、このような誤動作を防止する為に、テー
プカウンタのカウント機能部を他の処理の回路系と分離
し、単独で動作させる方法が考えられるが、このような
方法ではその回路構成が複雑化するばかりでなく高価な
ものになつてしまう欠点がある。

また、表示装置に例えば液晶表示装置を用いた場合には
、液晶表示素子の応答速度等の関係から特に早送りある
いは巻き戻し等の高速走行時には、表示内容の読取りが
困難となり、表示されたカウント内容から所望する位置
でテープ走行を停止させることが困難となつてテープカ
ウンタとしての機能を十分に発揮し得ないという問題も
あつた。

一方、磁気録音再生装置のテープ走行モードはプレイあ
るいはリバースの低速走行と早送りあるいはリワインド
の高速走行とに分けることが出来、これらの２つのモー
ドを同様の計数形態で行なうと、そのいずれかのモード
に於ては正確な動作が成し得たとしても、他のモードで
は誤動作あるいは表示の不自然さ等が起こり、いずれの
モードに於ても正確で、且つ読取りも容易な計数方式の
開発が望まれていた。

本発明は上記事情に鑑みてなされたもので、回転体がい
ずれの動作モードで動作中中かを検出し、一方のモード
ではあらい計数を、他方のモードでは細かい計数を行な
うようにした計数方式を提供することを目的とする。

本発明は、上記目的を達成する為に回転体の回転周期に
対しパルス発生器から出力されるパルス周期をｎ：１と
すると共に、走行モードを指定する指定手段の状態を検
出して、高速走行時には上記パルス周期毎に所定値の計
数を行ない、低速走行時には上記パルス周期及びこのパ
ルス周期から予測される上記回転体の原回転周期毎に所
定値の計数を行なうようにしたもので、以下第２図乃至
第７図を参照しながら本発明を計時機能を有する磁気録
音再生装置に適用した場合の一実施例について説明する
。

即ち、第２図は本実施例の概略構成を示すもので、図中
１はカセットテープである。

このカセットテープ１は装着部２に装着されて、所定の
連動機構（図示せす）によりモータ３の回転に追動する
キヤプスタン軸４ａによつて回動されるピンチローラ４
及びリール軸５，，５。によつて走行駆動される。６は
後述するパルス発生器８を回転駆動する為の第１のプー
リ一であり、この第１のプーリ−６はフライングホイー
ル及びアイドラー等の所定の連動機構（図示せす）を介
してモータ３に回転駆動され、その回転はベルト７によ
つてパルス発生器８に設けられた第２のプーリ−９に伝
達される。

なお、上記第１のプーリ−６と第２のプーリ−９との径
比はａ：ｂ（キヤプスタン軸４ａあるいはリール軸５１
，５２と第２のプーリ一９との回転比はｎ：１）になつ
ており、機構的手段による分周器が構成されている。パ
ルス発生器８は、第２のプーリ−９と一体的構成の円板
状電極１７と検出子１１とにより構成され、検出子１１
は円板状電極１０の周縁に弾性的に接触している。また
、円板状電極１０はその周縁の一部１０ａに絶縁部が設
けられている他は少なくともその周縁が導電性とされて
おり、この導電性部分は回転軸を介して接地されている
。一方、上記検出子１１は抵抗１２を介して＋Ｖ（ボル
ト）の電位にプールアップされている為、円板状電拠１
０の回転により相対的に検出子１１がその周縁上を摺動
することによつて論理’’１’’（＋Ｖ）及び゛’０’
’（接地）の各出力が得られる。即ち、この出力は円板
状電極１０の絶縁部１０ａと検出子１１とが接触してい
る状態で’“１’’、円板状電極１０の絶縁部１０ａ以
外の周縁（導電性）と検出子１１とが接触している状態
で’’０’゛となるもので、その周期はキヤプスタン軸
４ａあるいはリール軸５，，５。（以後このキヤプスタ
ン軸４ａ及びリール軸５，，５。を単に枢動部と略称す
る）の回転周期とｎ：１の関係になつている。しかして
、この検出子１１から得られた出力信号は、論理゛’０
’’から’’１’’への立上りを検出してワンショット
のトリガ−パルスを発生するワンショット回路１３に入
力される。一方、１４は高速時カウント、低速時カウン
ト、計時、その他の機能の各機能を制御する各コントロ
ーラ１５ａ，１５ｂ，１５ｃ及び１５ｄと、これ等各コ
ントローラ１５ａ〜１５ｄにより制御されて各機能のカ
ウントを行う計数回路１６等からなるロジック部であり
、上記ワンショット回路１３から出力されたトリガ−パ
ルスはアンドゲート１７を介して高速時カウントコント
ローラ１５ａに、アンドゲート１８を介して低速時カウ
ントコントローラ１５ｂに夫々印加される。

高速時カウントコントローラ１５ａは、このトリガ−パ
ルスが印加されることにより、コード発生器１９に所定
値のコード信号を発生させるコード発生指令信号を与え
ると共に、計数指令信号を出力し、この計数指令信号は
アンドゲート２０の一方の入力端に開閉制御信号として
印加される。また、このアンドゲート２０の他方の入力
端にはコード発生器１９から出力されるコード信号「ｎ
」が印加されており、アンドゲート２０からは計数指令
信号が印加される毎に「ｎ」のコード信号が出力され、
このコード信号はオアゲート２１を介して計数回路１６
に与えられる。低速時カウントコントローラ１５ｂは、
ワンショット回路１３から出力されたトリガ−パルスが
アンドゲート１８を介して与えられることによりパルス
間隔の計数を開始して、次のトリガ−パルスが印加され
るまでその動作を続けると共に、前回のパルス間隔を計
数した値に基づいて駆動部の原回転周期を予測し計数さ
せる動作の夫々を制御するものて、上記高速時カウント
コントローラ１５ａと同様にコード発生器１９に対する
コード発生指令信号及び計数指令信号を出力する。しか
して、この計数指令信号がその一方の入力端に印加され
ているアンドゲート２７は他方の入力端に印加されてい
るコード発生部１９の出力を上記計数指令信号が印加さ
れる毎に出力し、オアゲート２１を介して計数回路１６
に与える。なお、この計数回路１６には、高速度あるい
は低速時に於るテープ走行量のカウンタの他に計時用カ
ウンタ等が含まれており、これ等各カウンタは夫々の機
能を制御する各コントローラ１５ａ〜１５ｄにより制御
されている。また、２２は高速走行モードあるいは低速
走行モードを選択するモードスイッチ（プレイ、早送り
等の釦あるいはそれに連動したスイッチ）であり、その
固定接点２２ａはプールアップ抵抗２３を介して高電位
側の＋Ｖ（ボルト）に接続されると共に、直接及びイン
バータ２４を介して上記アンドゲート１７，１８に印加
され、これ等アンドゲート１７，１８の出力を制御して
いる。即ち、モードスイッチ２２の可動接点２２ｂが固
定接点２２ａに対し開放状態のときはロジック部１４へ
の入力が＋Ｖ（ボルト）（論理“’１’’）となつてア
ンドゲート１７が開成され、閉成状態のときは０（ボル
ト）（論理’’ｏ’’）がロジック部１４に入力される
ことによりアンドケート１８が開成されて、夫々高速時
カウント及び低速時カウントが実行される。一方、この
モードスイッチ２２の出力は回転駆動部の動作を制御す
る走行駆動制御部２５にも印加され、上記駆動部はこの
走行駆動制御部２５に制御されてその走行速度を適宜変
更する。なお、走行速度の切換については、このような
モードスイッチ２２により電気的に制御することなく、
所定の連動機構による機構的手段によることも可能であ
る。しカルて、ロジック部１４からは上記計数回路１６
内の所定のカウンタの内容が適宜選択されて出力し表示
部２６に印加されて同時的あるいは排他的に表示される
と共に、上記走行駆動制御部２５に対する制御信号も出
力されている。

次に、第２図に於るロジック部１４の具体的な構成につ
いて第３図を参照しながら説明する。

なお、第２図に於るロジック部１４はその概略を示した
ものである為、第３図に於ては新たな参照番号を付して
説明する。即ち、第３図に於て３１はロジック部１４内
の各回路の動作を制御するマイクロプログラムが固定的
に記憶されているＲＯＭ（リードオンリメモリ）であり
、このＲＯＭ３ｌからは、後述するＲＡＭ３２に対する
行アドレス指定信号〔Ｆｔｌ〕、〔Ｓｕ〕、計数データ
「ｎ」等の種々のコード信号〔ｃ〕、上記ＲＡＭ３２の
処理列を指定する列アドレス指定信号〔ＦＮＳＬ〕、種
々の動作命令〔ＩＮＳ〕及び自己の次アドレスを指定す
る次アドレス信号〔ＮＡ〕が夫々パラレルに出力してお
り、次アドレス信号〔ＮＡ〕はアドレス修飾回路３３及
びアドレスバッファ３４を介してアドレスデコーグ３５
に入力される。アドレスデコーダ３５は、入力されたア
ドレス情報に基づきＲＯＭ３ｌのアドレス指定を行うも
ので、これ等ＲＯＭ３ｌ及びアドレスレコータ３５によ
り各回路に対するシーケンシャルコントロールを遂行す
るマイクロプログラムコントローラが形成されている。
また、上記ＲＯＭ３ｌから出力される行アドレス指定信
号「Ｆｕ」及び「Ｓｕ」は、夫々のタイミング信号（タ
イミング信号については後述）ち及びちに開閉制御され
るアンド回路３６及び３７に、列アドレス指定信号〔Ｆ
）ＳＬ〕はＲＡＭ３２の処理列〔所謂桁）を指定制御す
るアドレスカウンタ等を含む列アドレスコントローラ３
８に、そして、動作命令〔ＩＮＳ〕はこの命令内容を解
読して各種制御信号０，〜０，。及び列アドレスコント
ローラ２８に対する制御信号を出力するインストラクシ
ョンデコーダ３９に夫々送出されている。また、コード
信号〔ｃ〕の出力はインストラクションデコーダ３９か
ら出力される制御信号０，によつて開閉制御されるアン
ド回路４０に送出されている。一方、上記罎Ｗ３２は第
４図にその詳細を示す如く、夫々が６桁構成で行方向に
配設されている各エリアＡ乃至Ｅ（以下このエリアのこ
とをレジスタと称呼する）で構成されている。

しかして、レジスタＡの第１桁目乃至４桁目は高速走行
時あるいは低速走行時に於るテープの走行量をカウント
した計数値を記憶し、第５桁目は低速走行時に於いて予
測された回転体の原回転周期毎に「１」づつカウントし
た値を記憶し、更に第６桁目は低速走行時に於てワンシ
ョット回路１３から第１回目の出力が成されたことを示
すスタートフラッグを記憶するものである。また、レジ
スタＢは低速走行時に於てワンショット回路１３から出
力されるパルスの間隔の計数値を記憶するものである。
レジスタＣは、低速走行時に於て駆動部の原回転周期を
予測する為に前回のパルス間隔の計数値を一時記憶する
ものであり、レジスタＤはパルス間隔の計数値から上記
原回転周期を予測する為に使用されるものである。更に
、レジスタＥは計時機能を遂行する為に使用されるレジ
スタである。しかして、このＲＡＭ３２の各レジスタの
指定は、上記アンド回路３６及び３７の一括出力、即ち
ＲＯＭ３ｌの行アドレス指定信号〔Ｆｕ〕あるいは〔Ｓ
ｕ〕がＲＡＭ３２の行アドレス入力端〔ＲＡＵ〕に印加
されることによつて成される。

また、その処理列（桁）は、ＲＯＭ３ｌから出力された
列アドレス指定信号〔Ｆ）ＳＬ〕に基づいて列アドレス
コントローラ３８から出力された列アトレスがＲＡＭ３
２の列アドレス入力端〔ＲＡＬ〕に印加されることによ
つて成され、ＲＡＭ３２はこれ等各アドレス入力端〔Ｒ
ＡＵ〕及び〔ＲＡＬ〕に印加されたアドレスに基づいて
、そのアドレスのデータを出力端〔０ＵＴ〕から出力す
る。なお、ＲＡＭ３２には上記各アドレスの他にタイミ
ング信号ら及び上記制御信号０。が印加されているアン
ド回路４１の出力が読み出し／書き込み制御（Ｒ／Ｗ）
信号として印加されており、このＲ／Ｗ信号が’“０’
’の時は読み出し、’“１’’の時は書き込みの制御が
行なわれている。しかして、ＲＡＭ３２の出力端〔０Ｕ
Ｔ〕から出力されたデータは、そのデータが上記行アド
レス指定信号〔Ｓｕ〕に指定されたレジスタの内容であ
る場合には読み込みクロックＴ，・φ１が印加されてい
るバッファ４２、開閉制御信号Ｔ，・０。

が印加されているアンド回路４３を介して演算回路４４
の一方の入力端ａに送出され、行アドレス指定信号〔Ｆ
ｕ〕に指定されたレジスタの内容である楊合には開閉制
御信号Ｖ−０。が印加されているアンド回路４５を介し
て演算回路４４の他方の入力端ｂに送出される。なお、
アンド回路４５には上記アンド回路４０の出力、即ちＲ
ＯＭ３ｌから出力されるコード信号〔ｃ〕も印加されて
おり、ＲＡＭ３２から読み出されたデータと同様に演算
回路４４の他方の入力端ｂに送出されている。この演算
回路４４は、上記制御信号ｑにより制御されて加減算等
の演算を実行するアダー及ひその周辺回路から成るもの
で、入力端Ａ，ｂから入力されたゼータに基づき所定の
演算を実行してその結果（データ）及びキャリー／ボロ
ー信号を出力する。しかして、演算回路４４から出力さ
れたゼータは、ＲＡＭ３２のデータ入力端〔ＩＮ〕に送
出されると共に出力デコーダ４６及びオアゲート４７に
印加され、ＲＡＭ３２は上述したＲ／Ｗ信号が’’１
’’となつた際にデータ入力端〔ＩＮ〕に印加されたデ
ータを書き込む。なお、ＲＡＭ３２内の書き込むべきア
ドレスは上記読み出しと同様のＪアドレス指定によつて
いる。また、出力テコーダ４６は上記制御信号０。によ
り制御され演算回路４４から送出されたデータに基づい
て、第２図に示した走行駆動制御部２５に対する制御信
号を出力すると共に、入力されたデータを表示用データ
に変換し、各表示桁に対応して設けられた複数のバッフ
ァから成る表示バッファ４８に送出する。表示バッファ
４８は、出力デコーダ４６から送出された表示用データ
をスタティックに記憶し、その出力は所定の駆動回路（
図示せす）を介して第２図に示した表示部２６に送出さ
れる。一方、オアゲート４７の出力は上記制御信号０７
により制御される判断用ラッチ回路４９のデータ側ラッ
チ４９ａに印加され、また、演算回路４４から出力され
たキャリー／ホロー信号は直接判断用ラッチ回路４９の
キャリー／ボロー側ラッチ４９ｂに印加される。

しかして、この判断用ラッチ回路４９の夫々のラッチ４
９ａ，４９ｂの出力ＪＬ及びＪＨは、夫々上記制御信号
０８により開閉制御されるアンドゲート５０，５１を介
してアドレス修飾回路３３のオアゲート３３ａ，３３ｂ
に印加され、ＲＯＭ３ｌから出力される次アドレス信号
〔ＮＡ〕を修飾する。また、５２は計時用の基本周波数
を出力する水晶振動子等で構成された発振器で、その発
振出力は所定の段数を有する分周器５３に印加され、分
周器５３は１秒周期の信号（１秒信号）を出力しこの１
秒信号が出力されたことを記憶する１秒ラッチ５４に印
加する。

そして、この１秒ラッチ５４の出力は上記制御信号０９
により開閉制御されるアンドゲード５５を介してアドレ
ス修飾回路３３のオアゲート３３ｃに送出され、上記判
断用ラッチ回路４９の各出力と同様ＲＯＭ３ｌから出力
される次アドレス信号〔ＮＡ〕を修飾する。更に、第２
図に於るワンショット回路１３の出力は上記１秒ラッチ
と同様の機能を有する計数ラッチ５６にセット信号とし
て印加され、この計数ラッチ５６の出力は上記制御信号
０，０により開閉制御されるアンドゲート５７を介して
アドレス修飾回路３３のオアゲート３３ｄに印加され、
上述したと同様次アドレス信号〔ＮＡ〕を修飾する。な
お、上記各ラッチ５４及ひ５６は、夫々上記制御信号０
，，及び０，２によりリセットされる如く構成されてい
る。また第２図に於るモードスイッチ２２の出力は、イ
ンストラクションデコーダ３９から出力される制御信号
０，３によつて開閉制御されるアンドケート５８を介し
てアドレス修飾回路３３のオア回路３３ｅに印加され、
上述したアンド回路５０，５１，５５，５７と同様な方
法でもつてアドレス修飾する。

一方、分周器５３の所定の分周段からは上記各回路を駆
動するクロック信号φ，，φ。

が出力されており、この各クロック信号φ，，φ。は上
記回路に送出されると共にタイミング信号発生回路５９
に送出される。このタイミング信号発生回路５９は、入
力されたクロック信号φ，，φ。により各々は重畳せす
、且つ順次出力されるタイミング信号ち，Ｔ２及びＴ３
を出力し、上述した各ゲート回路に送出すると共にイン
ストラクションデコーダ３９に送出する。なお、このタ
イミング信号発生回路５９がち〜ちのタイミング信号を
発生するのは、本実施例の場合ＲＡＭ３２が第１表に示
す如く三相て動作する為である。次に、第５図のフロー
チャート及び第６図、第７図のタイムチャートを参照し
ながら上記の如くの構成に於る動作について説明する。

なお、第５図中ｔ及びＮｔの記載は、そのステップある
いは処理に要する時間を示したもので、ｔは上記第１表
に示したｔｌ〜Ｔ３の１サイクルの処理時間である。従
つて、複数桁の処理を実行した際にはその処理桁数×ｔ
の処理時間を要するものである。また、本実施例に於て
は説明の便宜上ｎを仮にｎ＝４として説明する。まず始
めに、第５図及び第６図を参照しながら第２図に示した
モードスイッチ２２が開放状態で、高速走行が指示され
ている場合について説明する。

即ち、第６図に於てａはテープ走行指示状態を、ｂはキ
ヤプスタン軸あるいはリール軸の回転周期を、ｃは第２
図に於るワンショット回路１３の出力状態を夫々示した
もので、同図ｂ及びｃの位相のすれは、スタート時点て
円板状電極１０の絶縁部１０ａが検出子１１と接触して
いないことによつて起るものである。

しかして、今、第６図に示す時亥！ＩＡ，で同図ａに示
す如くテープ走行が指示されたとすると、第５図に示す
「ＳＴＡＲＴ」から各ステップが実行され、まずステッ
プＳ１に進む。ステップＳ１は、計数ラッチ５６がセッ
トされたか否か、即ち第２図に示したワンショット回路
１３から出力があつたか否かを検出するもので、インス
トラクションデコーダ３９からは制御信号０，０が出力
しているが、計数ラッチ６６がセットされるまではアン
ドゲート６７は出力しない為アドレス修飾されることな
く第６図ｆに示すこのステップＳ，を繰り返している。
しかして、第６図に示す時刻Ａ。で同図ｃに示す如くま
ず第１発目のパルスがワンショット回路１３から出力さ
れると計数ラッチ５６はセットされ、その出力はアンド
ケート５７を介してアドレス修飾回路３３のオアケート
３３ｄに印加されることにより次にステップＳ２に進む
。このステップＳ２は計数ラッチ５６をリセットするも
ので、インストラクションデコーダから制御信号０，２
が出力されることによつて成され次にステップＳ３に進
む。ステップＳ３は、Ａレジスタの第１桁目乃至第４桁
目に「ｎ／２（＝２月を加算するもので、ＲＡＭ３２
の各アドレス入力端〔ＲＡＵ〕、〔ＲＡＬ〕には夫々Ａ
レジスタを指定するアドレス及び列アドレス１乃至４が
ＲＯＭ３ｌの〔Ｓｕ〕及び列アドレスコントローラ３８
から夫々出力され、Ａ，〜。の内容（今は０）が順次読
み出される。そして、ＲＡＭ３２のデータ出力端〔０Ｕ
Ｔ〕から出力されたこのデータは、バッファ４２及びア
ンド回路４３を介して演算回路４４の一方の入力端ａに
印加され、一方、ＲＯＭ３ｌのコード信号〔ｃ〕は「ｎ
／２（＝２月を出力し、この「ｎ／２」がアンド回路
４０及び４５を介して演算回路４４の他方の入力端ｂに
印加される。演算回路４４は、これ等各入力端ａ及びｂ
からの入力されたデータを、インストラクションデコー
ダ３９から与えられた加算を示す制御信号０５に基づい
て加算（０＋ｎ／２（＝２））し、その結果「２」を
第６図ｉに示す如く再びＲＡＭ３２のＡレジスタＡ，〜
。に書き込む。なお、このステップＳ３でｎ／２を加算
しているのは、スタート時点ではパルス発生器８の円板
状電極１０の絶縁部１０ａと検出子１１とがどのような
位置関係にあるかが不定である為、一番確率の高いｎ／
２を加算しているものであり、このステップＳ。を終了
すると次にステップＳ。に進む。ステップＳ４は、Ａレ
ジスタの第１桁目乃至第４桁目の内容を表示バッファ４
８に送出するもので、ＲＡＭ３２の各アドレス入力端〔
ＲＡＵ〕及び〔ＲＡＬ〕にはＡレジスタ及ひ「１〜４」
を指定する各アドレスが入力され、ＲＡＭ３２から読出
されたデータが演算回路４４及び出力デコーダ４６等を
介して適宜の処理が施され表示バッファ４８に印加され
ることによつて成され、その表示内容は第６図ｊに示す
如く「２」となつて次にステップＳ５に進む。ステップ
Ｓ５は、第２図に示したモードスイッチが開放状態（論
理’’１’’）あるいは閉成状態（論理’’Ｏ’’）の
いずれであるか、換言すれば高速走行状態であるか低速
走行状態であるかを検出しているもので、インストラク
ションデコーダ３９からは制御信号０，。が出力されア
ンドゲート５８に印加することによつて行なわれる。し
かして、今は高速走行が指示されている為このステップ
Ｓ。に於る判断の結果は「ＹＥＳ」、即ちアンドゲート
５８からは’’１’’が出力されてオアゲート３３ｅに
印加されることによりアドレス修飾されて次にステップ
Ｓ６に進む。なお、上記ステップＳ。〜Ｓ。まての処理
時間は第６図ｇに示す如くてある。ステップＳ６は、上
記ステップＳ１と略同様の動作により１秒ラッチ５４の
セット状態を検出するもので、インストラクションデコ
ーダ３９からは制御信号０。が出力されアンドゲート５
５に印加されるが、１秒ラッチ５４は第６図ｅに示す如
くリセット状態にあるのでアンドゲート５８から出力は
なく、その判断結果は「ＮＯ」となつて次にステップＳ
７に進む。ステップＳ７は上記ステップＳ，と同様の動
作によつて計数ラッチ５６のセット状態を検出するもの
であるが、今は第６図ｄに示す如く計数ラッチ５６がリ
セット状態にあるのでアンドゲート５７からは出力がな
く、その判断結果は「ＮＯ」となつて次にステップＳ８
に進む。ステップＳ８は、上記ステップＳ５と同様の動
作によつてモードスイッチ２２の状態を検出するが、今
は開放状態にある為、アンドゲート５８は’゛１’’を
出ノカし、その判断結果は「ＹＥＳ」となつて次にス
テップＳ。に戻り、次に１秒ラッチ５４あるいは計数ラ
ッチ５６がセットされるまでこのステップＳ６〜Ｓ。を
第６図ｆに示ず如く繰り返し実行する。しかして、第６
図に示す時刻Ａ３で同図ｃに示す如くワンショット回路
１３からトリガ−パルスが出力され、計数ラッチ５６が
同図ｄに示す如くセットされると、このセット状態がス
テップＳ７で検出され、次にステップＳ９に進む。ステ
ップＳ９は、実質的には何等処理しているものではなく
、後述する低速モードに於るパルス間隔の計数に誤差を
生じさせない為に実行されているものであり、Ａレジス
タの第１桁目及び２桁目の読み出し及び書き込みを行い
次にステップＳＩＯに進む。ステップＳＩＯは上記ステ
ップＳ。と同様に計数ラッチ５６をリセットするもので
、このステップＳＩＯを終了すると次にステップＳｌｌ
に進む。ステップＳｌｌは上述したステップＳ５と同様
であり、今は「ＹＥＳ」と判断されて次にステップＳｌ
２に進む。ステップＳｌ２は、上記ステップＳ３と略同
様の動作をするもので、高速走行の場合は上記駆動部の
回転周期に対してワンショット回路１３の出力周期がｎ
（＝４）：１となつていることにより、このｎ（＝
４）を加算するもので、ＲＯＭ３ｌのコード信号〔ｃ〕
は「４」を出力し演算回路４４でＡレジスタＡ，〜。に
加算することによつて行なわれ、その結果「６」が第６
図ｉに示す如く再びＲＡＮ３２のＡレジスタに書き込ま
れて次にステップＳｌ。に進む。ステップＳｌ３は、上
記ステップＳ。と同様なもので、ＡレジスタのＡ１〜，
の内容「６」は表示バッファ４８に送出され、表示部２
６には第６図ｊに示す如く「６」が表示されて次にステ
ップＳ６に戻る。なお、上記ステップＳ８からこのステ
ップＳｌ３・までの処理時間は第６図ｇに示す如くであ
る。このように、高速走行時にはステップＳ６〜Ｓ８に
よつて１秒ラッチ５４あるいは計数ラッチ５６のいずれ
かがセットされたか否かを検出し、計数ラッチ５６がセ
ットされたことが検出された際にはステ・ノブＳ９〜Ｓ
ｌ３を実行してＡレジスタに「ｎ（＝４）」ずつ加算
（計数）するものであり、第６図に於る時亥ハ。及びＡ
，で同図ｄに示す如く計数ラッチ５６がセットされたこ
とが検出されると、Ａレジスタ及び表示状態は同図Ｉ，
ｊに示す如くｉ「１０」、「１４」となる。しかして、
上述した時刻Ａ５の処理が終了し、ステップＳ。

〜Ｓ，を実行中の第６図に示す時刻Ａ。で同図ｅに示す
如く１秒ラッチ５４がセットされ、このセット状態がス
テップＳ６で検出されると次に計時処理の為にステップ
Ｓｌ４に進む。ステップＳ，。は、１秒ラッチ５４をリ
セットするもので、その動作は上記ステップＳ２と略同
様にインストラクションデコーダ３９から出力される制
御信号０，，によつて成され、次に処理ＳＢに進む。こ
の処理ＳＢは、計時の為の種々の処理を行うもので、Ｒ
ＡＭ３２内のＥレジスタに記憶されている計時情報を読
み出し、演算回路４４で１秒の桁に「＋１」するもので
、その他叩進処理あるいは１２１２？処理等もこの処理
ＳＢ内で行なわれている。従つて、この処理ＳＢを終了
するとＲＡＭ３２内のＥレジスタには所定の形態でもつ
て計時情報が格納され次にステップＳｌ５に進む。ステ
ップＳｌ５は、上記ステップＳ。及びＳ。同様現在指定
されているモードを上記同様の動作によつて判断するも
ので、今はその結果が「ＹＥＳ」となつて次に再びステ
ップＳ６に戻り、このステップＳ６〜Ｓ８を繰り返し実
行する。そして、この計時処理後に第６図に示す時刻Ａ
，，Ａ。に於て同図ｃ及びｄの如くワンショット回路１
３からパルス出力があり、計数ラッチ５６がセットされ
ると上記時刻Ａ。で説明したと同様ステップＳ６〜Ｓｌ
３を適宜実行し、Ａレジスタ及びその表示状態は同図Ｉ
，ｊに示す如く「１８」、「２２」となる。

このように、高速走行時には駆動部の回転周期に対しｎ
：１の周期毎にこの分周比に基く「ｎ」を加算（計数）
するようにしている為、計時処理等の他の処理と共に唯
一のマイクロプログラムコントローラでその動作を制御
したとしても計数ミスを起す虞れはなく、また表示され
る内容の読取．りも容易となる。

次に、第５図及び第７図を参照しながら第２図に示した
モードスイッチ２２が閉成状態で、低速走行が指示され
ている場合について説明する。

なお、説明の簡略化を計る為に上述した高速走行時．に
説明した各ステップはそのステップ番号を記載するにと
どめ発明の詳細な説明は省略する。また、第７図に於て
ｂ及びｃは第６図に於るｂ及びｃと全く同様な関係にあ
る。即ち、まず第７図に示す時刻Ｂ，で同図ａに示・す
如くテープ走行指示が与えられテープが走行すると、時
亥胆。

で同図ｄに示す如く計数ラッチ５６がセットするまで上
記ステップＳ，を実行し続ける。しかして、時刻Ｂ。に
なると計数ラッチ５６がセットされ次にステップＳ。〜
Ｓ。を実行して、Ａレジスタ及びその表示状態は同図Ｉ
，ｊに示す如く「２」になつて次にステップＳ５に進む
。ステップＳ５は上述した如くモードスイッチ２２の開
、閉状態を検出するものであるが、今はこのモードスイ
ッチ２２が開放されていることによりアンドゲート５８
からは出力がなくアドレス修飾されない為その検出結果
は「ＮＯ」となつて次にステップＳｌ６に進む。ステッ
プＳｌ６は、Ａレジスタの第６桁目、即ちスタートフラ
ッグ桁に第７図ｆに示す如く「１」を書き込み、今検出
された計数ラッチ５６のセット状態がスタート後第１回
目であることを示すもので、ＲＯＭ４ｌからはコード信
号〔ｃ〕（＝「１」）が出力され、このコード信号「１
」はアンド回路４０及び４５を介して演算回路４４の他
方の入力端ｂに与えられる。また、ＲＡＭ３２の各アド
レス入力端〔ＲＡＵ〕及び〔ＲＡＬ〕には、夫々Ａレジ
スタ及び６桁目を示すアドレス指定信号が印加され、タ
イミング信号Ｔ３の出力した時に上記コード信号「１」
がＡレジスタの第６桁目に書き込まれて次にステップＳ
ｌ７に進む。ステップＳ，，は、パルス間隔の計数値を
記憶しているＢレジスタにステップＳ，〜Ｓ５及びＳ，
。，Ｓ，，の全ての処理時間の１／ｎ（ｎ＝４）の時
間に対するデータ１８ｔＩｎ（なお、ｔは予め設定され
ている）を加算するもので、ＲＡＭ３２の行アドレス入
力端〔ＲＡＵ〕にはＢレジスタに対応するアドレスが〔
ＲＡＬ〕には「１〜６」の各アドレスが列アドレスコン
トローラ３８から順次印加されてＢレジスタの内容が読
み出され、またＲＯＭ３ｌのコード信号〔ｃ〕は「１８
ｔＩｎ」を出力して、これ等の各データが夫々演算回路
４４のａ）ｂ端子に印加されることによりなされる。即
ち、演算回路４４ではインストラクションデコーダ３９
から出力される制御信号０。により加算することが指示
され、その結果は再びＲＡＭ３２のＢレジスタに書き込
まれ、次にステップＳ，８に進む。ステップＳｌ８は、
上記ステップＳ１と同様の動作によつて計数ラッチ５６
のセット状態を検出するもので、今はセットされていな
いので次にステップＳｌ９に進む。ステップＳｌ９は、
上記ステップＳ，，と同様にステップＳ，。，Ｓ，。及
び後述するステップＳ。Ｏの全ての処理時間阻の１／ｎ
を加算するもので、その動作は上記ステップＳｌ７と同
様である。このステップＳｌ９を終了すると、次にステ
ップＳ。Ｏに進み、１秒ラッチ６４がセットされている
か否かが上記ステップＳ。と同様の動作により検出され
るが、今は１秒ラッチ５４はセットされていないので再
びステップＳｌ８に戻りステップＳｌ８〜ＳＩを繰り返
してその処理時間１／ｎを累計している。しかして、第
７図に於る時刻Ｂ３でワンショット回路１３から第２発
目の出力があり、計数ラッチ５６がセットされたことが
検出されるとステップＳ，。に於る判断結果は「ＹＥＳ
」となり、アドレス修飾回路３３に於てアドレス修飾さ
れ次にステップＳ２ｌに進む。このステップＳ２ｌは、
上記ステップＳ２と同様に計数ラッチ５６をリセットす
るもので、この処理を終了すると次にステップＳ。。に
進む。ステップＳ２２は、Ａレジスタの６桁目、即ちス
タートフラッグをクリアするもので、このステップＳ２
２の実行によつて第７図ｆに示す如くんの内容は「Ｏ」
となつて次にステップＳ２３に進む。ステップＳ２３は
、Ａレジスタの１桁目乃至４桁目に「ｎ −１＝（３月
を加算するもので、その動作はステップＳ３に示したと
略同様にＲＡＭ３２から読出されたＡレジスタの内容「
１」にＲＯＭ４ｌのコード信号〔ｃ〕（＝３）が演算回
路４４で加算されることによつて成され、その結果Ａレ
ジスタの記憶内容は第７図ｉに示す如く「５」になつて
次にステップＳＭに進む。

ステップＳ２，はＡレジスタの第５桁目に「ｎ−１（＝
３月を書き込むもので、Ｂレジスタに記憶されているパ
ルス間隔の計数値から何回の予測計数を行うかを設定し
ているものである。しかして、このステＩノブＳ。，を
終了すると、次にステップＳ。。に進む。ステップＳ５
及び次のステップＳ２６は、Ｂレジスタによつて計数さ
れた前回のパルス間隔の値を、補助レジスタであるＣレ
ジスタ及び予測計数を行う為のデータを得るＤレジスタ
に夫々転送するもので、ステップＳ２ＧではＲＯＭ３ｌ
の行アドレス指定信号〔Ｓｕ〕がＢレジスタを、〔Ｆｕ
〕がＣレジスタを指示することによつて行なわれ、ステ
ップＳ。。では〔Ｓｕ〕がＣレジスタを〔Ｆｕ〕がＤレ
ジスタを夫々指定することによつて行なわれる。このス
フテツプＳ２６を終了すると、次にステップＳ２，に
進みステップＳ，。，Ｓ，。，Ｓ。，〜Ｓ。，及び後述
するステップＳ。。，Ｓ。。の全ての処理時間４０ｔの
１／ｎ（ｎ＝４）をＢレジスタに加算する。この加算
はＲＯＭ３ｌのコード信号〔ｃ〕が「４０ｔＩｎ」を出
力する以外ステップＳ，，，Ｓ，９と同様の動作によつ
て行なわれ、その処理を終了すると次にステップＳ。，
に進む。ステップＳ２８は、ステップＳ２６で転送され
た前回のパルス間隔の計数値を、Ｂレジスタに加算（計
数）したｎ倍の速さでＤレジスタから減算するもので、
ＲＯＭ３ｌのコード信号〔ｃ〕は「４０ｔ」を出力し、
演算回路４４には減算を示す制御信号へが与えられるこ
とによつてなされ、この処理を終了すると次にステップ
Ｓ。。に進む。ステップＳ。９は、Ａレジスタに「１」
を加算するものであり、ＲＯＭ３ｌのコード信号〔ｃ〕
は「１」を出力し演算回路４４でその加算が実行されて
次にステップＳｌ３に進む。

ステップＳｌ３は上述した如くＡレジスタの第１桁目乃
至第４桁目を表示バッファ４８に送出するもので、これ
等ステップＳ２９及びＳ。を実行した結果Ａレジスタ及
びその表示状態は第７図Ｉ，ｊに示す如く「６」となる
。即ち、この時刻Ｂ。と上記時刻■間にはキヤプスタン
軸４ａ）あるいはリール軸５１，５２が４回転している
為、上記ステップＳ２３及びＳ２９により結果的にこの
「４」を加算（計数）しているものである。そして、上
記ステップＳ，。を終了すると次にステップＳ。，Ｓ，
を上記同様に実行して次にステップＳ８に進む。そして
、このステップＳ８では、モードスイッチ２２が閉成さ
れていることにより「ＮＯ」の結果が得られ次にステッ
プＳ３Ｏに進む。ステップＳ３Ｏは、上記ステップＳｌ
９，Ｓ２７と同様にステップＳ。〜Ｓ。及び後述するス
テップＳ。，，ＳＴの全ての処理時間１６ｔの１／ｎ
（ｎ＝４）をＢレジスタに加算するもので、この処理を
終了すると次にステップＳａｌに進む。ステップＳ３，
はＡレジスタ第５桁目が「Ｏ」か否かの検出を行つてい
るもので、Ａ５の記憶内容が演算回路４４を介して判断
用ラッチ回路４９に印加され、そのセット状態に基づく
アドレス修飾によつて成されるが、今はその記憶内容が
「３」であることにより「ＮＯ」と判断されて次にステ
ップＳ３２に進む。

ステップＳｐは、基本的にはステップＳ。。と同様であ
り、ステップＳ。〜Ｓ。及びＳ。Ｏ−Ｓ。。の全ての処
理時間「１６Ｕを減算し、且つその結果が「Ｏ」以下に
なつたか否かを上記ステップＳ３ｌと同様の判断動作に
より行なつているものであり、その結果が「１」以上で
ある場合には、再びステップＳ６に戻り、１秒ラッチ５
４あるいは計数ラッチ５６のいずれかがセットされたこ
とがステップＳ６あるいはステップＳ７に検出されるま
で上記各ステップＳ６〜Ｓ８、及びＳＯ〜Ｓ３２を繰り
返す。しかして、第７図に示す時刻Ｂ４で同図ｇに示す
如くステップＳ３２に於る判断結果が「ＹＥＳ」になつ
たとすると次にステップＳぉに進む。ステップＳ３３は
、Ａレジスタの第５桁目から［１」を減じるもので、Ａ
５の記憶内容は第７図ｈに示す如く「２」となつて次に
ステップＳ３ｌに進む。ステップＳ３４は、その記憶内
容が「０」あるいはそれ以下になつたＤレレジスタに補
助メモＩ八即ちＣレジスタの内容を加算しながら再び前
回のパルス間隔の計数値をセットするもので、このよう
にすることによつて、仮にステップＳ３２で「０」以下
となつた場合でもその分が補正されて（即ちマイナス分
の処理時間も考慮されて）次にステップＳ３５に進む。
ステップＳ３５及び次のステップＳ３６は、上記ステツ
Ｓ２７及びＳ２８と同様なものであつて、ステップＳ３
３〜Ｓ３６及びジ，Ｓｌ３に於る処理時間２７ｔの１／
ｎ（ｎ＝４）及び２７ｔを夫々加算及び減算するもので
あり、このステップＳ３６を終了すると次にステップＳ
２９及びＳｌ３を実行し、Ａレジスタ及びその表示状態
は第７図１，ｊに示す如く「７」になつて再びステップ
Ｓ６に戻りステップＳ６〜Ｓ８及びＳ３Ｏ−Ｓ３。が順
次繰り返される。しかして、第７図に示す時刻Ｂ５、及
びＢ６では、夫々上記したステップＳ３２に於る判断結
果が同図ｇに示す如く「ＹＥＳ」となり、ステップＳ３
３〜Ｓ３６，Ｓ２９及びＳｌ３を夫々実行してＡレジス
タの第５桁目の記憶内容は同図ｈに示す如く「１］、「
０」と変化し、またＡレジスタの第１桁目乃至第４桁目
及び表示状態も同図１及びｊに示す如く「８」、「９」
と変化して再びステップＳ６に戻る。そして、このステ
ップＳ６〜Ｓ８及びＳ３Ｏを実行してステップＳｌ３ｌ
に進むと、Ａレジスタの第５桁目の記憶内容は第７図ｈ
に示す如く「０」となつている為、その判断結果は「Ｙ
ＥＳ」となつて次にステップＳ３７に進む。ステップＳ
３７は、実質的には何等動作するもではなく、ただＡレ
ジスタの第１桁目乃至第６桁目の読み出し及び書き込み
を・行うことによつて、ステップＳ３２の処理時間と合
わせて次にステップＳ６に戻るものであり、以後ステッ
プＳ６〜Ｓ８，Ｓ３Ｏ，Ｓ３ｌ及びＳ３７を順次繰り返
す。しかして、第７図に示す時刻Ｂ７になると、ワンシ
ョット回路１３の出力によつて計数ラッチ５６がセット
されてステップＳ７から次にステップＳ６に進み、ステ
ップＳ９，ＳｌＯを上記同様に実行して次にステップＳ
ｌｌに進む。しかして、ステップＳｌｌでは「ＮＯ」の
結果が得られることにより、次にステップＳ２４〜Ｓ２
９及びＳｌ３を上記同様に実行しＡレジスタ及び表示状
態は第７図１，ｊに示す如く、「１０」となり、またＡ
５は「３」を記憶して次にステップＳ６に戻る。そして
、以後第７図に示す如く時刻Ｂ８及びＢ９に於ては、時
刻Ｂ４〜八で説明したと同様の動作がなされ、Ａレジス
タ及びその表示状態は第７図１，ｊに示す如く「１１」
、「１２」と変化する。次に、１秒ラッチ５４がセット
される第７図に７示す時亥！ＩＢｌＯ以降の動作につい
て説明する。

なお、Ａレジスタ及び表示はこの時刻ＢｌＯ以前に「４
月になつたものとする。即ち、上記ステップＳ６で１秒
ラッチ５４がセットされたことが検出されるまでは、上
述した各ループのいずれかが選択ｊ的に実行されており
、今、第７図に示す時刻ＢｌＯでは計数ラッチ５６がセ
ットされると、ステップＳ７でこのセット状態が検出さ
れ、次にステップＳ９〜Ｓｌｌ，Ｓ２４〜Ｓ２９及びＳ
ｌ３を実行し、Ａレジスタ及び表示状態は第７図１，ｊ
に示す如く「４２」となつて再びステップＳ６に戻り所
定の処理を実行している。そして、第７図に示す時刻Ｂ
ｌｌで同図ｄの如く１秒ラッチ５４がセットされると、
ステップＳ７でこの１秒ラッチ５４のセット状態が検出
され、次にステップＳｌ４及び処理ＳＢを実行して次に
ステップＳｌ５に進む。なお、この処理ＳＢの処理時間
は第５図に示す如く仮にＡｔであつたとする。そして、
次のステップＳｌ５のモードの検出では「ＮＯ」の結果
を得、次にステップＳ３８に進む。ステップＳ３８は、
Ａレジスタの第６桁目、即ちスタートフラッグの状態を
ステップＳ３ｌと同様の方法てもつて検出するが、今は
、第７図ｆに示す如くへの記憶内容は「０」となつてい
る為、上記検出の結果「ＮＯ」と判定され次にステップ
Ｓ３９に進む。ステップＳ３９は、上述したステップＳ
６，Ｓｌ４，Ｓｌ５，Ｓ３８，Ｓ３９及び後述するＳ４
Ｏｌ更にはＳ４ｌあるいはＳ４２と上記処理ＳＢの全て
の処理時間（ａ＋１７）ｔの１／ｎ（ｎ＝４）をＢレジ
スタのＳ１〜６に加算するもので、その処理は、上記ス
テップＳｌ７等と同様にして行なわれ、次にステップＳ
４Ｏに進む。ステップＳ４Ｏは、上記ステップＳ３ｌと
同様なものであり、Ａレジストの第５桁目が「０」か否
かを判断している。しかし、今は、上記ステップＳ２４
で［ｎ−１（＝３）」がセットされたままなのでこのス
テップＳ４Ｏに於る判断の結果「ＮＯ」となり、次にス
テップＳ，ｌに進む。ここで、このステップＳ４ｌが第
７図に示す時刻２。であつたとすると、上記ステップＳ
６，Ｓｌ４，Ｓｌ５，Ｓ３８〜Ｓ４ｌ及び処理ＳＢの総
処理時間「（ａ＋１７）ｔ」を減算した結果は「０」以
下となりその判断結果が［ＹＥＳ」となつて上記ステッ
プＳ３３に進み上述した一連のステップＳ３３〜Ｓ３６
，Ｓ２９，Ｓｌ３が実行されレジスタＡ及び表示状態は
第７図１，ｊに示す如く「４３」となり次にステップＳ
６に戻る。なお、上記ステップＳ４ｌで［ＮＯ」の判断
結果、即ちＤ１〜６から「（ａ十１７）ｔ」を減算した
結果「１」以上であつた場合には直接ステップＳ６に戻
り、また、上記ステップＳ４Ｏでの判断結果が［ＹＥＳ
」であつた場合には、上記ステップＳ３７と全く同様な
時間合せの為のステップＳ４。を実行して次にステップ
Ｓ６に戻る。以上の説明て明らかになつた如く、第７図
に於る以後の時刻Ｂｌ３〜Ｂｌ５は上記説明のいずれか
のステップを実行することによりＡレジスタの記憶内容
及ひ表示状態が「４４」、「４５」及ひ「４６」と変化
する。一方、第７図に於る時刻Ｂ２〜Ｂ３の間、即ちス
テップＳｌ８〜Ｓ２Ｏを繰り返し実行している間に１秒
ラッチ５４がセットされたことがステップＳ２Ｏで検出
されると、このステップＳ２Ｏから次にステップＳｌ４
に進み、以下処理ＳＢ及びステップＳｌ５を実行してス
テップＳ３８に進む。しかして、この状態ては、上述し
た如くＡレジスタの第６桁目は「１」となつており、そ
の判断結果は「ＹＥＳ」となつて次にステップＳ４３に
進む。ステップＳ４３は、ステップＳ，ｉ，Ｓｌ５，Ｓ
３８，Ｓ４３及び処理ＳＢの全ての処理時間「（ａ＋９
）ｔ」の１／ｎ（＝４）をＢレジスタに加算するもので
あつて、その動作は上記ステップＳｌ７等と同様にして
行なわれ、次にステップＳｌ８に戻り、次に計数ラッチ
５６がセットされたことがステップＳｌ８で検出される
までステップＳｌ８〜Ｓ２Ｏを繰り返す。そして、計数
ラッチ５６がセットされると次に上述した各処理を実行
して適宜計算及び計時の各処理がなされる。このように
、低速走行時には前回のパルス間隔に基づいて駆動部の
原回転周期を予測し、この予測に基づいて計数している
為、計数する為のパルス発生手段は高速走行時と全く同
一の構成であるにもかかわらず、その計数はあたかも１
：１で行つている如くなり自然な計数が行なえると共に
、計時処理等の他の処理と共に唯一のマイクロプログラ
ムコントローラを使用して時分割的制御を行なつてもカ
ウントミスを起す虞れはない。

なお、上記説明では本発明を計時機能を有する磁気録音
再生装置に適用した場合について述べたが、本発明はこ
れに限ることなく小型電子式計算機等の演算機能を有す
る磁気録音再生装置に適用することが出来るし、また計
時機能及び演算機能を有する磁気録音再生装置に適用す
ることも出来る。

また、上記実施例では駆動部に対するパルス出力の周期
比を４：１として説明したが、これは任意の比をとるこ
とが出来、好ましくはその動作を制御する最大時間（上
記説明によるＮｔの総計）以上のパルス間隔をとること
によりその計数は確実なものとなる。

更に、上記実施例では駆動部の回転数を計数する場合に
ついて説明したが、これは回転数に限られることなく、
例えば、その回転に応じた走行長を計数することも可能
であり、その他本発明の要旨を逸脱しない範囲で種々変
形反応が可能である。

以上詳細に説明した如く本発明によれば、計数する為の
パルス発生器の出力周期をキヤプスタン軸あるいはリー
ル軸等の駆動部の回転周期に対しノ１：ｎとすると共に
、駆動部の動作モードを検出する手段を設け、第１のモ
ードでは上記パルス発生器からパルスが発生される毎に
所定値づつの計数を行ない、第２のモードでは上記パル
スの出力周期に基づいて予測された周期毎に所定値づつ
の７計数を行なうようにしたことにより、同一の構成で
２つの計数モードをとり、その計数はたとえ他の処理と
のシーケンシラヤルコントロールであつたとしても誤ま
ることなく行なえ、またその表示の読取りも容易に行な
い得る等２つの動作モードフに於る要求を夫々満足し得
る計数方式を提供することが出来る。

【図面の簡単な説明】

第１図は従来の方法を説明する為のタイムチャート、第
２図は本発明の一実施例を説明する為の概略構成図、第
３図は第２図に於る要部詳細図、第４図は第３図に於る
ＲＡＭの構成図、第５図は第３図に於る動作を説明する
為のフローチャート、第６図は高速走行時の動作を説明
する為のタイムチャート、第７図は低速走行時の動作を
説明する為のタイムチャートである。３・・・・・・モータ、４ａ・・・・・・キヤプスタン
軸、８・・・・・・パルス発生器、１３・・・・・・ワ
ンショット回路、１４・・・・・・ロジック部、２２・
・・・・モードスイッチ、３１・・・・・・ＲＯＭｌ３
２・・・・・Ｒ．ＡＭｌ４４・・・・・演算回路、５４
・・・・・・１秒ラッチ、５６・・・・・・計数ラッチ
。

Claims

【特許請求の範囲】１回転体の原回転周期に応じた所定の計数を行なうと
共にこの計数処理以外の他の処理を行なう電子機器に於
て、上記回転体の回転周期を変更するモード選択手段と
、上記回転体の回転周期に対し１／ｎ分周された周期の
パルスを発生するパルス発生手段と、該パルス発生手段
から出力されたパルスの周期時間の１／ｎ時間のタイミ
ングを前回のパルス周期に基づいて予測するタイミング
予測手段と、上記モード選択手段によつて第１のモード
が選択された際には上記パルス発生手段からのパルス出
力に応じてｎあるいはｎに基づく所定値づつ計数し、上
記モード選択手段によつて第２のモードが選択された際
には上記パルス発生手段からのパルス出力及び上記タイ
ミング予測手段で予測されたタイミングに応じて上記回
転体の回転数あるいは上記回転体の回転数に基づく所定
値づつ計数する計数手段とを具備し、上記１／ｎ分周さ
れたパルス間に上記他の処理を行なうことを特徴とする
計数方式。２請求の範囲第１項に於て、上記回転体は磁気テープ
再生装置のキヤプスタン軸あるいはリール軸であり、上
記計数手段は上記モード選択手段のモード選択により上
記キヤプスタン軸あるいはリール軸の数回転毎あるいは
数回転毎に予測された原回転周期毎に所定値づつ計数す
ることを特徴とする計数方式。３請求の範囲第１項に於て、上記回転体は計時機能を
有する磁気テープ再生装置のキヤプスタン軸あるいはリ
ール軸であり、上記計数手段は上記計時機能を制御する
唯一のマイクロプログラムコントローラ内にこれを共用
して格納されたマイクロプログラムにより制御され、上
記モード選択手段のモード選択により上記キヤプスタン
軸あるいはリール軸の数回転毎に所定値づつ計数するこ
とを特徴とする計数方式。４請求の範囲第１項に於て、上記回転体は計時機能を
備えた小型電子式計算機付磁気テープ再生装置のキヤプ
スタン軸あるいはリール軸であり、上記計数手段は計時
機能を備えた小型電子式計算機を制御する唯一のマイク
ロプログラムコントローラ内にこれを共用して格納され
たマイクロプログラムにより制御され、上記モード選択
手段のモード選択により上記キヤプスタン軸あるいはリ
ール軸の数回転毎あるいは数回転毎に予測された原回転
周期毎に所定値づつ計数することを特徴とする計数方式
。５請求の範囲第１項に於て、上記モード選択手段は高
速モードあるいは低速モードの２つのモードを選択する
ものであり、上記計数手段は、上記モード選択手段が高
速モードを選択した際には上記パルス発生手段からのパ
ルス出力に応じて「ｎ」づつ計算し、上記モード選択手
段が低速モードを選択した際には上記パルス発生手段か
らのパルス出力及び上記タイミング予測手段で予測され
たタイミングに応じて「１」づつ計数することを特徴と
する計数方式。