JPS6022775B2 - 入出力システム - Google Patents
入出力システムInfo
- Publication number
- JPS6022775B2 JPS6022775B2 JP52053094A JP5309477A JPS6022775B2 JP S6022775 B2 JPS6022775 B2 JP S6022775B2 JP 52053094 A JP52053094 A JP 52053094A JP 5309477 A JP5309477 A JP 5309477A JP S6022775 B2 JPS6022775 B2 JP S6022775B2
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- Japan
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- output
- virtual
- output device
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Description
【発明の詳細な説明】
‘１１発明の利用分野
本発明は、入出力システムに関し、特に入出力処理の高
速化を計るための、入出力システムの改良に関するもの
である。
速化を計るための、入出力システムの改良に関するもの
である。
‘２｝ 従来技術
従来の入出力システム（ここで言う入出力システムとは
入出力チャンネル、入出力制御装置および入出力駆動装
置を含む。
入出力チャンネル、入出力制御装置および入出力駆動装
置を含む。
）は入出力装置アドレスを１つ有しており、中央処理装
置は、上記入出力装置アドレスを変更できなかった。こ
のため仮想計算機システム（ここで言う仮想計算機シス
テムとは、第１図に示すごとく、仮想計算機モニタＶＭ
Ｍの管理の下で、少なくとも１つ以上の仮想計算機ＶＭ
が時分割で中央処理装置等の計算機システム資源を用い
る計算機システムの利用形態であり、上記ＶＭは上記計
算機システムと同じ機能ご有するので、複数のオペレー
ティングシステムＯＳが同時走行できる。なお、同図で
Ｃ，ｌｎはコンピュータ・インタフエイス、ＯＳ，ｌｎ
はＯＳインタフェィスである。）において、あるＶＭに
入出力装置を割り当てた場合に、上記ＶＭから見た入出
力装置の仮想的な入出力装置アドレスと、実際の入出力
装置アドレスとの変換処理が必要であった。上記の入出
力装置アドレスの変換処理が、仮想計算機システムの入
出力処理の性能低下を招いてし、た。‘３’ 発明の目
的 本発明は、上記従来技術の問題点を解決するためになさ
れたものであり、仮想計算機システムの入出力処理に際
に、ＶＭから見た仮想的な入出力装置アドレスと実際の
入出力装置アドレスとの変換処理を省いて、入出力処理
を高速化した入出力システムを提供するものである。
置は、上記入出力装置アドレスを変更できなかった。こ
のため仮想計算機システム（ここで言う仮想計算機シス
テムとは、第１図に示すごとく、仮想計算機モニタＶＭ
Ｍの管理の下で、少なくとも１つ以上の仮想計算機ＶＭ
が時分割で中央処理装置等の計算機システム資源を用い
る計算機システムの利用形態であり、上記ＶＭは上記計
算機システムと同じ機能ご有するので、複数のオペレー
ティングシステムＯＳが同時走行できる。なお、同図で
Ｃ，ｌｎはコンピュータ・インタフエイス、ＯＳ，ｌｎ
はＯＳインタフェィスである。）において、あるＶＭに
入出力装置を割り当てた場合に、上記ＶＭから見た入出
力装置の仮想的な入出力装置アドレスと、実際の入出力
装置アドレスとの変換処理が必要であった。上記の入出
力装置アドレスの変換処理が、仮想計算機システムの入
出力処理の性能低下を招いてし、た。‘３’ 発明の目
的 本発明は、上記従来技術の問題点を解決するためになさ
れたものであり、仮想計算機システムの入出力処理に際
に、ＶＭから見た仮想的な入出力装置アドレスと実際の
入出力装置アドレスとの変換処理を省いて、入出力処理
を高速化した入出力システムを提供するものである。
‘４｝ 発明の総括説明
このため、本発明では中央処理装置が内容を変更するこ
とのできる、少なくとも１つ以上の入出力装置アドレス
の記憶手段を、入出力装置に持たせるのである。
とのできる、少なくとも１つ以上の入出力装置アドレス
の記憶手段を、入出力装置に持たせるのである。
‘５ー 実施例
以下、本発明を実施例を参照して詳細に説明する。
第２図は本発明の一実施例である入出力装置を構成要素
として含む、計算機システムを示すものである。
として含む、計算機システムを示すものである。
同図において、１は中央処理装置（以後ＣＰＵと略す。
）であり、現在ＣＰＵを使用している。ＶＭの識別子（
以後ＶＭ＃と略す。）を示すレジスタ（以後ＶＭＲと略
す。）９を有する。２は主記憶装置（以後Ｍ旧Ｍと略す
。
以後ＶＭ＃と略す。）を示すレジスタ（以後ＶＭＲと略
す。）９を有する。２は主記憶装置（以後Ｍ旧Ｍと略す
。
）である。３−１から３−ｎはｎ台の入出力装置（以後
１／０と略す。
１／０と略す。
）でそれぞれ、ＣＰＵ，から書きかえが可能な仮想的な
入出力装置アドレスを示す複数の入出力装置アドレスレ
ジスタ（以後ＩＡＲと略す。）１ ０−１から１０−ｎ
を有し、また実際の入出力装置アドレスを示すレジスタ
１１一１から１１−ｎを有す。以後１／０を示す番号で
ある３−１から３一ｎを総称して３とし、山Ｒを示す番
号である１０一１から１０−ｎを総称して、１０とする
。また実際の入出力装置システムを示すレジスタ１１−
１から１１一ｎを総称して１１とする。４はＣＰＵ，と
Ｍ低地との間の情報送受線であり、５はＭＥＭ２と１／
０３との間の情報送受線である。
入出力装置アドレスを示す複数の入出力装置アドレスレ
ジスタ（以後ＩＡＲと略す。）１ ０−１から１０−ｎ
を有し、また実際の入出力装置アドレスを示すレジスタ
１１一１から１１−ｎを有す。以後１／０を示す番号で
ある３−１から３一ｎを総称して３とし、山Ｒを示す番
号である１０一１から１０−ｎを総称して、１０とする
。また実際の入出力装置システムを示すレジスタ１１−
１から１１一ｎを総称して１１とする。４はＣＰＵ，と
Ｍ低地との間の情報送受線であり、５はＭＥＭ２と１／
０３との間の情報送受線である。
６は入出力動作指令信号線であり、７はＩＡＲ書込み／
議出し線であり、８は入出力割込み信号線である。
議出し線であり、８は入出力割込み信号線である。
ＶＭＭは、ＶＭにＣＰＵ，を時分割で割り当てる時に該
ＶＭのＶＭ＃をＶＭＲ９にセットする。ＶＭＭ自身がＣ
ＰＵ，を使用している時には、ＶＭＭの識別子をＶＭＲ
９にセットする。またＶＭＭがＶＭに入出力装置３を割
り当でる場合に、実際の入出力装魔アドレスを指定して
該入出力装置のＩＡＲ，ｏに、該ＶＭのＶＭ＃と、該Ｖ
Ｍから見た該入出力装置の仮想の入出力装置アドレスを
、ＩＡＲ書込み／読出し線７を用いて書込む。ＣＰＵ，
を使用しているＶＭから、入出力動作指令信号線６を経
由して、入出力動作指令信号が１／０３に送られる。
ＶＭのＶＭ＃をＶＭＲ９にセットする。ＶＭＭ自身がＣ
ＰＵ，を使用している時には、ＶＭＭの識別子をＶＭＲ
９にセットする。またＶＭＭがＶＭに入出力装置３を割
り当でる場合に、実際の入出力装魔アドレスを指定して
該入出力装置のＩＡＲ，ｏに、該ＶＭのＶＭ＃と、該Ｖ
Ｍから見た該入出力装置の仮想の入出力装置アドレスを
、ＩＡＲ書込み／読出し線７を用いて書込む。ＣＰＵ，
を使用しているＶＭから、入出力動作指令信号線６を経
由して、入出力動作指令信号が１／０３に送られる。
入出力動作指令信号中の入出力装置アドレスしては、該
ＶＭ弐ＶＭ＃と該ＶＭから見た該１／０の仮想的な入出
力装置アドレスが含まれる。１／０３ではＩＡＲ，ｏの
内容と、入出力動作指令信号ＶＭ＃および仮想的な入出
力装置アドレスとを比較し、一致するものがあるか否か
をチェックし、その結果を入出力命令の実行結果信号と
してＣＰＵ，に発行する。
ＶＭ弐ＶＭ＃と該ＶＭから見た該１／０の仮想的な入出
力装置アドレスが含まれる。１／０３ではＩＡＲ，ｏの
内容と、入出力動作指令信号ＶＭ＃および仮想的な入出
力装置アドレスとを比較し、一致するものがあるか否か
をチェックし、その結果を入出力命令の実行結果信号と
してＣＰＵ，に発行する。
ＣＰＵ，では複数の１／０３からの実行結果信号をまと
め、一致する１／０３が１つでも有った場合、入出力命
令実行可能の条件の１つとする。入出力動作指令信号の
ＶＭ＃および仮想的な入出力装置アドレスと等しい内容
のＩＡＲ，ｏを持つ１／０３で、従来の入出力装置と同
様の入出力動作が行なわれ、その終了時に従釆と同様の
割り込み信号が１／０３からＣＰＵ，に発行される。た
でし、割込み信号中の入出力装置アドレスは、入出力動
作起動時に用いられたＶＭ＃および仮想の入出力装置ア
ドレスである。上記割込み信号を受けたＣＰＵ，は、Ｖ
ＭＲ９の内容が上記割込み信号中のＶＭ＃に等しいか、
ＶＭＲ９の内容がＶＭＭの識別子でありかつＣＰＵ，が
ＷＭ１心状態となるまで割込み発生を保留し、上記２条
件のいずれかが満された場合に割込みを発生させる。そ
の他の実施例 第４図に第３図の１／０３を入出力チャンネル３Ｃ−１
〜３Ｃ−ｎ、入出力制御装置３Ｅ−１〜Ｅ−ｍおよび入
出力駆動装置１０Ｄ−１〜１０Ｄ−そで実現した例を示
す。
め、一致する１／０３が１つでも有った場合、入出力命
令実行可能の条件の１つとする。入出力動作指令信号の
ＶＭ＃および仮想的な入出力装置アドレスと等しい内容
のＩＡＲ，ｏを持つ１／０３で、従来の入出力装置と同
様の入出力動作が行なわれ、その終了時に従釆と同様の
割り込み信号が１／０３からＣＰＵ，に発行される。た
でし、割込み信号中の入出力装置アドレスは、入出力動
作起動時に用いられたＶＭ＃および仮想の入出力装置ア
ドレスである。上記割込み信号を受けたＣＰＵ，は、Ｖ
ＭＲ９の内容が上記割込み信号中のＶＭ＃に等しいか、
ＶＭＲ９の内容がＶＭＭの識別子でありかつＣＰＵ，が
ＷＭ１心状態となるまで割込み発生を保留し、上記２条
件のいずれかが満された場合に割込みを発生させる。そ
の他の実施例 第４図に第３図の１／０３を入出力チャンネル３Ｃ−１
〜３Ｃ−ｎ、入出力制御装置３Ｅ−１〜Ｅ−ｍおよび入
出力駆動装置１０Ｄ−１〜１０Ｄ−そで実現した例を示
す。
ＩＡＲは入出力チャンネルあるいは、入出力チャンネル
と入出力制御装置の両方に設け、第３図におけるＣＰＵ
，の処理のうち、＊印を付した処理を入出力チャンネル
で実行する。‘６１まとめ 以上説明したごとく本発明によれば、入出力装置に、中
央処理装置から変更できる複数の入出力装置アドレスを
持たせて、仮想計算機システムにおける入出力動作の高
速化を計ることができる。
と入出力制御装置の両方に設け、第３図におけるＣＰＵ
，の処理のうち、＊印を付した処理を入出力チャンネル
で実行する。‘６１まとめ 以上説明したごとく本発明によれば、入出力装置に、中
央処理装置から変更できる複数の入出力装置アドレスを
持たせて、仮想計算機システムにおける入出力動作の高
速化を計ることができる。
また本発明によれば入出力装置に複数の入出力装置アド
レスを持たせることにより、入出力装置の障害時のシス
テム再構成処理の簡略化、高速化することができる。
レスを持たせることにより、入出力装置の障害時のシス
テム再構成処理の簡略化、高速化することができる。
第１図〜第４図は、本発明の説明図である。
多７図多２蟹
多ぅ図
多々欧
Claims (1)
- 【特許請求の範囲】 １ 複数の入出力装置と入出力制御部の接続した情報処
理システムにおいて、該システム内に設けた複数の仮想
計算機と、各仮想計算機に対応して上記情報処理システ
ムにより変更することのできる夫々の入出力装置ごとに
複数のアドレスを記憶する手段とを有し、該記憶する手
段を上記入出力制御部に具備したことを特徴とする入出
力システム。 ２ 上記入出力制御部が入出力チヤンネルと、入出力制
御部とを含み、上記アドレスを記憶する手段を該入出力
チヤンネルと入出力制御装置うちの少くともいずれか一
方に有する第１項のうちの入出力システム。 ３ 上記アドレスを記憶する手段が上記各仮想計算機に
対応する仮想アドレスと上記入出力装置に対応する実ア
ドレスとの対応表を含む第２項の入出力システム。 ４ 上記アドレスを記憶する手段が上記各仮想計算機ご
とにこれに対応する入出力チヤンネルアドレスと、入出
力制御装置アドレスを示すテーブルを有する第２項の入
出力システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52053094A JPS6022775B2 (ja) | 1977-05-11 | 1977-05-11 | 入出力システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52053094A JPS6022775B2 (ja) | 1977-05-11 | 1977-05-11 | 入出力システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53138646A JPS53138646A (en) | 1978-12-04 |
| JPS6022775B2 true JPS6022775B2 (ja) | 1985-06-04 |
Family
ID=12933186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52053094A Expired JPS6022775B2 (ja) | 1977-05-11 | 1977-05-11 | 入出力システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022775B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103565U (ja) * | 1979-01-16 | 1980-07-19 | ||
| JPS5882331A (ja) * | 1981-11-11 | 1983-05-17 | Hitachi Ltd | 端末制御方式 |
| JPS59501232A (ja) * | 1982-09-28 | 1984-07-12 | エルクシイ | Ｉ／ｏチヤネルバス |
| JPS59123943A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | Ｖｍアシスト制御方式 |
-
1977
- 1977-05-11 JP JP52053094A patent/JPS6022775B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53138646A (en) | 1978-12-04 |
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