JPS6022778B2 - 応答同期方式 - Google Patents
応答同期方式Info
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- JPS6022778B2 JPS6022778B2 JP4664380A JP4664380A JPS6022778B2 JP S6022778 B2 JPS6022778 B2 JP S6022778B2 JP 4664380 A JP4664380 A JP 4664380A JP 4664380 A JP4664380 A JP 4664380A JP S6022778 B2 JPS6022778 B2 JP S6022778B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Description
【発明の詳細な説明】
本発明はデータ処理装置における応答同期方式に関する
。
。
従来、データ要求装置と受付処理装置との間のデータの
応答送出動作は一般的に次のように行なわれる。
応答送出動作は一般的に次のように行なわれる。
前記受付処理装置の一方的条件で前記データ要求装置に
データを送出するか、またはデータを送る用意が完了し
たという予告信号を前記受付処理装置から前記データ要
求装置に前もって送ることにより行なわれている。
データを送出するか、またはデータを送る用意が完了し
たという予告信号を前記受付処理装置から前記データ要
求装置に前もって送ることにより行なわれている。
このため、前記データ要求装置に要求制御回路およびデ
ータの送出バッファからなる要求ユニットと受付制御回
路およびデータの受付バッファからなる受付ユニットと
が独立に設けられていない場合には、要求送出と応答処
理を行なうことができない。この結果、前記受付処理装
置から前記データ要求装置に送られるデータ応答送出信
号予告信号に応答する前記要求装置からの要求送出動作
が禁止され前記受付処理装置への応答処理が優先的に処
理されている。この結果、データ要求装置の要求のサイ
クルタイムが延長されデータ転送速度に影響を与えると
いう欠点を有する。本発明の目的は上述の欠点を解決し
簡単な構成で要求のサイクルタイムを遅延させずに所望
のデータ転送速度を出すようにした応答同期方式を提供
することにある。
ータの送出バッファからなる要求ユニットと受付制御回
路およびデータの受付バッファからなる受付ユニットと
が独立に設けられていない場合には、要求送出と応答処
理を行なうことができない。この結果、前記受付処理装
置から前記データ要求装置に送られるデータ応答送出信
号予告信号に応答する前記要求装置からの要求送出動作
が禁止され前記受付処理装置への応答処理が優先的に処
理されている。この結果、データ要求装置の要求のサイ
クルタイムが延長されデータ転送速度に影響を与えると
いう欠点を有する。本発明の目的は上述の欠点を解決し
簡単な構成で要求のサイクルタイムを遅延させずに所望
のデータ転送速度を出すようにした応答同期方式を提供
することにある。
本発明の方式は、第１のクロック信号に同期して動作す
るデータ要求装置と前記第１のクロック信号に同期して
動作し前記第１のクロック信号の倍の周期を有する第２
のクロック信号を発生し前記データ要求装置からの要求
を受付け処理する装置との間でのデータの応答を行なう
応答同期方式において、前記データ要求装置は第１のク
ロツク信号に同期して要求を送出する要求送出手段を有
し、前記処理装置は前記データ要求装置からの要求受付
時における第２のクロツク信号の論理値を記憶する記憶
手段と、この記億手段に記憶されている前記第２のクロ
ック信号の論理値とデータ応答処理時点における第２の
クロック信号の論理値とに予め定めた演算を施す演算手
段と、この演算手段の演算結果により前記データ要求装
置に対するデータ応答タイミングを決定する決定手段を
有することを特徴とする。
るデータ要求装置と前記第１のクロック信号に同期して
動作し前記第１のクロック信号の倍の周期を有する第２
のクロック信号を発生し前記データ要求装置からの要求
を受付け処理する装置との間でのデータの応答を行なう
応答同期方式において、前記データ要求装置は第１のク
ロツク信号に同期して要求を送出する要求送出手段を有
し、前記処理装置は前記データ要求装置からの要求受付
時における第２のクロツク信号の論理値を記憶する記憶
手段と、この記億手段に記憶されている前記第２のクロ
ック信号の論理値とデータ応答処理時点における第２の
クロック信号の論理値とに予め定めた演算を施す演算手
段と、この演算手段の演算結果により前記データ要求装
置に対するデータ応答タイミングを決定する決定手段を
有することを特徴とする。
次に本発明について図面を参照して詳細に説明をする。
第１図に示す本発明の第１の実施例は、受付処理装置１
とデータ要求装置２とを含む。受付処理装置１は受付制
御回路３、記憶回路４、タイミング管理回路５、および
応答制御回路６から構成されている。また、データ要求
装置２は要求送出制御回路７を備えている。次に本発明
の実施例の動作について詳細に説明する。
とデータ要求装置２とを含む。受付処理装置１は受付制
御回路３、記憶回路４、タイミング管理回路５、および
応答制御回路６から構成されている。また、データ要求
装置２は要求送出制御回路７を備えている。次に本発明
の実施例の動作について詳細に説明する。
以下に述べる第１のタイミング信号および第２のタイミ
ング信号は第１のクロック信号および第２のクロック信
号を示す。
ング信号は第１のクロック信号および第２のクロック信
号を示す。
データ要求装置２の要求送出制御回路７は、タイミング
管理回路５から第１のタイミング信号１４を受取り、要
求送出条件が成立すれば処理装置１に第１のタイミング
１４で要求信号８を送出する。要求送出制御回路７は、
要求信号８送出時の受付制御回路３からの出力信号１川
こより要求が受け付けられたかどうか判断する。受付制
御回路３は要求信号８を受け付け条件がとれると要求信
号９を送出する。また「要求可否信号が要求可の状態で
与えられると、受付制御回路は要求信号９が受け付けら
れたと判断し、受付成功信号１８を論理値“１”にする
。タイミング管理回路５で信号１２と信号１５に応答し
て作られた第３図に示すように第１のタイミング信号１
４の倍周期をもつ第２のタイミング信号１９の値とデー
タ要求装置からの要求の受け取りを示す信号１７とを前
記成功信号１８に応答した記憶回路４に保持する。メモ
リ制御装置１００からの応答信号１３より応答制御回路
６は起動される。応答制御回路６は応答信号１３を受取
り同期をとり、記憶回路４から読み出された第２のタイ
ミング信号１９と要求受付信号１７とからなる出力信号
２０と現在の第２のクロック信号の値との比較をする。
この比鮫結果が一致し、かつ第１のタイミング１４と一
致したときは、データ要求装置２に応答信号１６を発生
する。このように、本発明の応答方式をもちいることに
よりデータ要求装直側の要求／受付制御回路要求／受付
データ用のバッファを別々に備えたり、また、データ送
出予告信号のようなインタフェースも必要としないで、
簡単なハードウェアで要求のサイクルタイムを遅延させ
ずに所望のデータ転送速度を満足するのに有効である。
管理回路５から第１のタイミング信号１４を受取り、要
求送出条件が成立すれば処理装置１に第１のタイミング
１４で要求信号８を送出する。要求送出制御回路７は、
要求信号８送出時の受付制御回路３からの出力信号１川
こより要求が受け付けられたかどうか判断する。受付制
御回路３は要求信号８を受け付け条件がとれると要求信
号９を送出する。また「要求可否信号が要求可の状態で
与えられると、受付制御回路は要求信号９が受け付けら
れたと判断し、受付成功信号１８を論理値“１”にする
。タイミング管理回路５で信号１２と信号１５に応答し
て作られた第３図に示すように第１のタイミング信号１
４の倍周期をもつ第２のタイミング信号１９の値とデー
タ要求装置からの要求の受け取りを示す信号１７とを前
記成功信号１８に応答した記憶回路４に保持する。メモ
リ制御装置１００からの応答信号１３より応答制御回路
６は起動される。応答制御回路６は応答信号１３を受取
り同期をとり、記憶回路４から読み出された第２のタイ
ミング信号１９と要求受付信号１７とからなる出力信号
２０と現在の第２のクロック信号の値との比較をする。
この比鮫結果が一致し、かつ第１のタイミング１４と一
致したときは、データ要求装置２に応答信号１６を発生
する。このように、本発明の応答方式をもちいることに
よりデータ要求装直側の要求／受付制御回路要求／受付
データ用のバッファを別々に備えたり、また、データ送
出予告信号のようなインタフェースも必要としないで、
簡単なハードウェアで要求のサイクルタイムを遅延させ
ずに所望のデータ転送速度を満足するのに有効である。
次に、受付処理装置の特に応答同期方式の制御を行なっ
ている応答制御回路６の一実施例を第２図を参照して詳
細に説明する。
ている応答制御回路６の一実施例を第２図を参照して詳
細に説明する。
第２図に示す応答制御回路６は、第１図に示すメモリ制
御装置１００からの応答信号１３を受ける同期回路２３
、前記応答制御回路６の応答信号６８および同期回路２
３からデータ確定信号４９に応答して書込みアドレス５
０および読出しアドレス５６を出力するアドレス制御回
路２４、このアドレス制御回路２４からの書込みアドレ
ス５０が論理“０”で同期信号４８および要求受付表示
信号４６が与えられたときにセットされる要求受付有効
フリップフロツプ２５、同様に、書込みアドレス６０が
論理“１”で同期信号４８および要求受付表示信号４６
が与えられたときにセットされる要求受付有効フリップ
フロップ２７、前記フリップフロップ２５がセットされ
ると第２のタイミング信号５２を保持するフリツプフロ
ップ２６、前記フリツプフロツプ２７がセットされると
きに第２のタイミング信号５４を保持するフリップフ。
御装置１００からの応答信号１３を受ける同期回路２３
、前記応答制御回路６の応答信号６８および同期回路２
３からデータ確定信号４９に応答して書込みアドレス５
０および読出しアドレス５６を出力するアドレス制御回
路２４、このアドレス制御回路２４からの書込みアドレ
ス５０が論理“０”で同期信号４８および要求受付表示
信号４６が与えられたときにセットされる要求受付有効
フリップフロツプ２５、同様に、書込みアドレス６０が
論理“１”で同期信号４８および要求受付表示信号４６
が与えられたときにセットされる要求受付有効フリップ
フロップ２７、前記フリップフロップ２５がセットされ
ると第２のタイミング信号５２を保持するフリツプフロ
ップ２６、前記フリツプフロツプ２７がセットされると
きに第２のタイミング信号５４を保持するフリップフ。
ツプ２８、これらのフリツプフロツプ群２６および２８
の出力に応答して生成された遅延された第２のタイミン
グ信号６６と固定論理値“１”と第２のタイミング信号
１９との排他的論理和回路４１、前記フリツプフロップ
群２５および２７の出力に基づいて生成された応答有効
信号６５と前記排他的論理和回路４１の出力６７と第１
のタイミング信号１４との論理積をとり応答信号６８を
発生するアンド回路４２、この応答信号６８を受付処理
装置１の応答信号１６とするアンド回路４３、前記応答
信号６８と前記アドレス制御回路２４からの議出しアド
レス５６とに応答してリセット信号６９および７０を発
生し前記フリツプフロップ群２５〜２８に与えるナンド
回路群３７および３８から構成されている。記憶回路４
は記憶回路４００、謙出しアドレスレジスタ２２および
書込みアドレスレジスタ２１から構成されている。
の出力に応答して生成された遅延された第２のタイミン
グ信号６６と固定論理値“１”と第２のタイミング信号
１９との排他的論理和回路４１、前記フリツプフロップ
群２５および２７の出力に基づいて生成された応答有効
信号６５と前記排他的論理和回路４１の出力６７と第１
のタイミング信号１４との論理積をとり応答信号６８を
発生するアンド回路４２、この応答信号６８を受付処理
装置１の応答信号１６とするアンド回路４３、前記応答
信号６８と前記アドレス制御回路２４からの議出しアド
レス５６とに応答してリセット信号６９および７０を発
生し前記フリツプフロップ群２５〜２８に与えるナンド
回路群３７および３８から構成されている。記憶回路４
は記憶回路４００、謙出しアドレスレジスタ２２および
書込みアドレスレジスタ２１から構成されている。
次に第２図を参照して応答制御回路６の動作を詳細に説
明する。
明する。
受付制御回路３の受付成功信号１８は記憶回路４００を
書込み可能状態にするとともに記憶回路４００‘こ対す
る書込みアドレスレジスタ２１のアドレスのカウントア
ップをする。
書込み可能状態にするとともに記憶回路４００‘こ対す
る書込みアドレスレジスタ２１のアドレスのカウントア
ップをする。
出力信号４４は記憶回路４００の書込みアドレスとして
使用される。記憶回路４００の要求受付表示信号４６は
アンド回路２９および３１に与えられ、第２のタイミン
グ信号４７はアンド回路３０および３２に与えられる。
応答信号１３は同期回路２３により同期がとられ、同期
信号４８およびデータ確定信号４９を発生する。同期信
号４８はアンド回路２９および３１に供給され、データ
確定信号４９は書込み議出しアドレス制御回路２４に供
聯合されるとともに記憶回路４００の読出しアドレスレ
ジスタ２２に更新信号として供給される。アドレス制御
回路２４からの書込みアドレス５川まアンド回路２９お
よび３１に与えられる。アンド回路２９および３１の出
力信号５１および５３は要求受付有効フリップフロップ
２５および２７のセット信号とアンド回路３０および３
２の入力信号として与えられる。アンド回路３０からの
第２のタイミング信号５２は記憶回路４からの第２のタ
イミング信号４７で同期がとられフリップフロップ２６
に供給され、アンド回路３２からの第２のタイミング信
号５４は、記憶回路４からの第２のタイミング信号４７
で同期がとられフリツプフロツプ２８に供給される。フ
リップフロツプ２５，２６，２７および２８の出力信号
５７，５８，５９および６川まナンド回路３３，３４，
３５および３６にアドレス制御回路２４からの議出しア
ドレス５６とともに供Ｖ給され、出力信号６１，６２，
６３および６４を発生する。出力信号６１および６３は
ナンド回路３９に供給され応答有効信号６５を発生する
。また、出力信号６２および６４はナンド回路４川こ入
力され、遅延された第２のタイミング信号６６を発生す
る。この信号６６と現在の第２のタイミング信号１９と
が排他的論理和回路４１に供給され、値が一致したとき
、論理値“１”の出力信号６７を発生する。アンド回路
４２には、ナンド回路３９の出力信号６５と第１のタイ
ミング信号１４とが供Ｖ給され、アンド条件がとれると
、論理値“１”の出力信号６８を発生する。出力信号６
８はアンド回路４３に供孫舎され、データ要求装置２に
対して応答信号１６を発生する。ここで、第１図および
第２図を用いて、同様に応答同期方式の動作を中心に説
明する。タイミング管理回路５により作成された第１の
タイミング信号１４に同期したデータ要求装置２からの
要求信号８により受付制御回路３は起動され、要求可否
信号１１が有効であると、要求が受け付けられたと判断
し、論理値“１”の受付成功信号１８が発生される。
使用される。記憶回路４００の要求受付表示信号４６は
アンド回路２９および３１に与えられ、第２のタイミン
グ信号４７はアンド回路３０および３２に与えられる。
応答信号１３は同期回路２３により同期がとられ、同期
信号４８およびデータ確定信号４９を発生する。同期信
号４８はアンド回路２９および３１に供給され、データ
確定信号４９は書込み議出しアドレス制御回路２４に供
聯合されるとともに記憶回路４００の読出しアドレスレ
ジスタ２２に更新信号として供給される。アドレス制御
回路２４からの書込みアドレス５川まアンド回路２９お
よび３１に与えられる。アンド回路２９および３１の出
力信号５１および５３は要求受付有効フリップフロップ
２５および２７のセット信号とアンド回路３０および３
２の入力信号として与えられる。アンド回路３０からの
第２のタイミング信号５２は記憶回路４からの第２のタ
イミング信号４７で同期がとられフリップフロップ２６
に供給され、アンド回路３２からの第２のタイミング信
号５４は、記憶回路４からの第２のタイミング信号４７
で同期がとられフリツプフロツプ２８に供給される。フ
リップフロツプ２５，２６，２７および２８の出力信号
５７，５８，５９および６川まナンド回路３３，３４，
３５および３６にアドレス制御回路２４からの議出しア
ドレス５６とともに供Ｖ給され、出力信号６１，６２，
６３および６４を発生する。出力信号６１および６３は
ナンド回路３９に供給され応答有効信号６５を発生する
。また、出力信号６２および６４はナンド回路４川こ入
力され、遅延された第２のタイミング信号６６を発生す
る。この信号６６と現在の第２のタイミング信号１９と
が排他的論理和回路４１に供給され、値が一致したとき
、論理値“１”の出力信号６７を発生する。アンド回路
４２には、ナンド回路３９の出力信号６５と第１のタイ
ミング信号１４とが供Ｖ給され、アンド条件がとれると
、論理値“１”の出力信号６８を発生する。出力信号６
８はアンド回路４３に供孫舎され、データ要求装置２に
対して応答信号１６を発生する。ここで、第１図および
第２図を用いて、同様に応答同期方式の動作を中心に説
明する。タイミング管理回路５により作成された第１の
タイミング信号１４に同期したデータ要求装置２からの
要求信号８により受付制御回路３は起動され、要求可否
信号１１が有効であると、要求が受け付けられたと判断
し、論理値“１”の受付成功信号１８が発生される。
この信号１８はタイミング管理回路５により作られた第
２のタイミング信号１９の値とデータ要求装置からの要
求を受け付けたという信号１７とを書込みアドレスレジ
スタ２１の出力の書込みアドレス４４で示されたところ
の記憶回路４に保持するとともに書込みアドレスレジス
タ２１のアドレスをカウントアップする。また、応答信
号１３が受付処理装置１に供給されると、第２図の同期
回路２３が起動され、論理値“１”の同期信号４８と論
理値“１”のデータ確定信号４９が発生される。同期信
号４８は記憶回路４の出力信号４６とアドレス制御回路
２４からの書込みアドレス５０とともにアンド回路２９
および３１により条件がとられ論理値“１”の出力信号
２１および５３を発生する。書込みアドレス５０が論理
値“０”のときにアンド回路２９脚が条件がとれ、論理
値“１”の出力信号５１が発生される。出力信号５１は
要求受付有効フリップフロップ２５をセットするととも
に、記憶回路４００‘こ保守されている第２のタイミン
グ信号４７とアンド回路３川こより条件がとられ、記憶
していた第２のタイミング信号５２の値をフリップフロ
ップ２６にセットする。ここでは第２のタイミング信号
５２の値を論理値“１”としておく。一方、データ確定
信号４９が論理値“１”になり、記憶回路４の読出しア
ドレスレジスタ２２をカウントアップする。また、アド
レス制御回路２４の書込みアドレス５０をカウントアッ
プされる。アドレス制御回路２４からの論出しアドレス
５６も論理値“０”になる。講出しアドレス５６とフリ
ップフロップ２５の出力信号５７との否定論理積にナン
ド回路３３により論理値“０”の出力信号６１を発生し
、この信号６１はナンド回路３９により論理値“１”の
応答有効信号６５を発生する。また、フリップフロップ
２６に記憶されていた第２のタイミング信号５８とナン
ド回路３４により論理値“０”の出力信号６２を発生す
る。論理値“０”の出力信号６２とアンド回路３６の出
力信号６４とはナンド回路４０で否定論理積がとられ記
憶されていた論理値“１”の第２のタイミング信号６６
を発生する。この信号６６は現在の第２のタイミング信
号１９の値と排他的論理和回路４１により一致チェック
され、一致したときに、論理値“１”の出力信号６７が
発生される。この出力信号６７は論理値“１”の信号６
５および第１のタイミング信号１４とアンド回路４２に
より条件がとられ論理値“１”の出力信号６８が発生さ
れる。論理値“１”の出力信号はアドレス制御回路２４
の読出しアドレスを更新するとともにナンド回路３７に
より論理値“０”のリセット信号６９が発生され、この
結果、フリツプフロツプ２５および２６がリセツトされ
る。また、データ要求装置２にアンド回路４３を介して
要求信号と同期した応答信号１６を送出する。本発明に
は、第１および第２のタイミングを設け、第１のタイミ
ング信号で要求をするデータ要求装置と該時刻における
第２のタイミングを記憶する処理装贋を有し、データ応
答処理時記憶している第２のタイミングと現在の第２の
タイミングの値を演算し要求装置に応答信号を返すよう
に構成することにより、要求サイクルタイムを遅延させ
ないで所望のデータ転送速度を出すことができるという
効果がある。
２のタイミング信号１９の値とデータ要求装置からの要
求を受け付けたという信号１７とを書込みアドレスレジ
スタ２１の出力の書込みアドレス４４で示されたところ
の記憶回路４に保持するとともに書込みアドレスレジス
タ２１のアドレスをカウントアップする。また、応答信
号１３が受付処理装置１に供給されると、第２図の同期
回路２３が起動され、論理値“１”の同期信号４８と論
理値“１”のデータ確定信号４９が発生される。同期信
号４８は記憶回路４の出力信号４６とアドレス制御回路
２４からの書込みアドレス５０とともにアンド回路２９
および３１により条件がとられ論理値“１”の出力信号
２１および５３を発生する。書込みアドレス５０が論理
値“０”のときにアンド回路２９脚が条件がとれ、論理
値“１”の出力信号５１が発生される。出力信号５１は
要求受付有効フリップフロップ２５をセットするととも
に、記憶回路４００‘こ保守されている第２のタイミン
グ信号４７とアンド回路３川こより条件がとられ、記憶
していた第２のタイミング信号５２の値をフリップフロ
ップ２６にセットする。ここでは第２のタイミング信号
５２の値を論理値“１”としておく。一方、データ確定
信号４９が論理値“１”になり、記憶回路４の読出しア
ドレスレジスタ２２をカウントアップする。また、アド
レス制御回路２４の書込みアドレス５０をカウントアッ
プされる。アドレス制御回路２４からの論出しアドレス
５６も論理値“０”になる。講出しアドレス５６とフリ
ップフロップ２５の出力信号５７との否定論理積にナン
ド回路３３により論理値“０”の出力信号６１を発生し
、この信号６１はナンド回路３９により論理値“１”の
応答有効信号６５を発生する。また、フリップフロップ
２６に記憶されていた第２のタイミング信号５８とナン
ド回路３４により論理値“０”の出力信号６２を発生す
る。論理値“０”の出力信号６２とアンド回路３６の出
力信号６４とはナンド回路４０で否定論理積がとられ記
憶されていた論理値“１”の第２のタイミング信号６６
を発生する。この信号６６は現在の第２のタイミング信
号１９の値と排他的論理和回路４１により一致チェック
され、一致したときに、論理値“１”の出力信号６７が
発生される。この出力信号６７は論理値“１”の信号６
５および第１のタイミング信号１４とアンド回路４２に
より条件がとられ論理値“１”の出力信号６８が発生さ
れる。論理値“１”の出力信号はアドレス制御回路２４
の読出しアドレスを更新するとともにナンド回路３７に
より論理値“０”のリセット信号６９が発生され、この
結果、フリツプフロツプ２５および２６がリセツトされ
る。また、データ要求装置２にアンド回路４３を介して
要求信号と同期した応答信号１６を送出する。本発明に
は、第１および第２のタイミングを設け、第１のタイミ
ング信号で要求をするデータ要求装置と該時刻における
第２のタイミングを記憶する処理装贋を有し、データ応
答処理時記憶している第２のタイミングと現在の第２の
タイミングの値を演算し要求装置に応答信号を返すよう
に構成することにより、要求サイクルタイムを遅延させ
ないで所望のデータ転送速度を出すことができるという
効果がある。
第１図は本発明の一実施例を示す図、第２図は第１図で
示した受付処理装贋の応答制御回路部構成を示す図およ
び第３図は第１、第２のタイミング信号の関係を示す図
である。 第１図から第３図において、１・…，・受付処理装置、
２……データ要求装置、３…・・・受付制御回路、４…
…記憶回路、５……タイミング管理回路、６・・・・・
・応答制御回路、７・・・・・・要求送出制御回路、２
１・・…・書込みアドレスレジスタ、２２・・・・・・
議出しアドレスレジスタ、２３・・・・・・同期回路、
２４……書込み／読出しアドレス制御回路、２５，２６
，２７，２８……フリツプフロツプ、２９，３０，３１
，３２，４２，４３……アンド回路、３３，３４，３５
，３６，３７，３８，３９，４０・・・・・・ナンド回
路、４１…・・・排他的論理和回路、１００・・・・・
・メモリ制御装置。 第３図 稀′図 弟２図
示した受付処理装贋の応答制御回路部構成を示す図およ
び第３図は第１、第２のタイミング信号の関係を示す図
である。 第１図から第３図において、１・…，・受付処理装置、
２……データ要求装置、３…・・・受付制御回路、４…
…記憶回路、５……タイミング管理回路、６・・・・・
・応答制御回路、７・・・・・・要求送出制御回路、２
１・・…・書込みアドレスレジスタ、２２・・・・・・
議出しアドレスレジスタ、２３・・・・・・同期回路、
２４……書込み／読出しアドレス制御回路、２５，２６
，２７，２８……フリツプフロツプ、２９，３０，３１
，３２，４２，４３……アンド回路、３３，３４，３５
，３６，３７，３８，３９，４０・・・・・・ナンド回
路、４１…・・・排他的論理和回路、１００・・・・・
・メモリ制御装置。 第３図 稀′図 弟２図
Claims (1)
- １ 第１のクロツク信号に同期して動作するデータ要求
装置と、前記第１のクロツク信号に同期して動作し、前
記第１のクロツク信号の倍の周期を有する第２のクロツ
ク信号を発生し前記データ要求装置からの要求を受付け
処理する装置との間でのデータの応答を行なう応答同期
方式において、 前記データ要求装置は第１のクロツク
信号に同期して要求を送出する要求送出手段を有し、
前記処理装置は前記データ要求装置からの要求受付時に
おける第２のクロツク信号の論理値を記憶する記憶手段
と、 この記憶手段に記憶されている前記第２のクロツ
ク信号の論理値とデータ応答処理時点における第２のク
ロツク信号の論理値とに予め定めた演算を施す演算手段
と、 この演算手弾の演算結果により前記データ要求装
置に対するデータ応答タイミングを決定する決定手段と
を含むことを特徴とする応答同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4664380A JPS6022778B2 (ja) | 1980-04-09 | 1980-04-09 | 応答同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4664380A JPS6022778B2 (ja) | 1980-04-09 | 1980-04-09 | 応答同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143036A JPS56143036A (en) | 1981-11-07 |
| JPS6022778B2 true JPS6022778B2 (ja) | 1985-06-04 |
Family
ID=12752984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4664380A Expired JPS6022778B2 (ja) | 1980-04-09 | 1980-04-09 | 応答同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022778B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346779A (ja) * | 1989-07-12 | 1991-02-28 | Fujitsu Ltd | Ｉｃソケット |
| JPH07161425A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | パッケージ収納ソケット |
-
1980
- 1980-04-09 JP JP4664380A patent/JPS6022778B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346779A (ja) * | 1989-07-12 | 1991-02-28 | Fujitsu Ltd | Ｉｃソケット |
| JPH07161425A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | パッケージ収納ソケット |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143036A (en) | 1981-11-07 |
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