JPS6022795B2

JPS6022795B2 - デ−タ処理装置

Info

Publication number: JPS6022795B2
Application number: JP52121103A
Authority: JP
Inventors: 浩一浜野; 孝男森本; 順子渡辺; 薫小野; 憲夫八木
Original assignee: Tokyo Electric Co Ltd
Current assignee: Toshiba Tec Corp
Priority date: 1977-10-08
Filing date: 1977-10-08
Publication date: 1985-06-04
Also published as: JPS5454552A

Description

【発明の詳細な説明】この発明は着脱自在に結合されるメモリカセットをもつ
電子式キャッシュレジスタ等のデータ処理装置に関する
。

最近、スーパーマーケット、デパ一等において多数の電
子式キャッシュ・レジスタが使用されている。

これらの電子式キャッシュ・レジス夕はプログラムを記
憶して読取専用メモリ（ＲＯＭ）と、税金情報、プライ
ス・ルックアップ（ＰＬＵ）情報等の変更される可能性
のある情報を記憶するためのランダム・アクセス・メモ
リ（ＲＡＭ）とを備えている。

従来においては、このＲＡＭに記憶された情報を変更す
るために、個々の電子式キャッシュ・レジスタを操作し
て独立して新たな情報をこのＲＡＭに記入していた。こ
のような接作は手間がかかり、時間がかかるために、こ
のＲＡＭの可変情報を記憶するメモリ領域に対応するメ
モリ領域をもつメモリカセットを複数個使用して、スト
ア・データ処理ユニットによりこれらのメモリカセット
に可変情報を共通に書込み、これらのメモリカセットを
それぞれ電子式キャッシュ・レジスタのメモリカセット
用レセプタクルに挿入することにより、ＲＡＭ内におけ
る情報変更を容易化したものが考えられている。しかし
従来においては、このメモリカセットが電子式キャッシ
ュ・レジスタ等の装置に確実に結合されているか否かを
確認する適当な手段が供給されていない。この発明の目
的は、データ処理装置本体に結合されたメモリカセット
の動作状態を、このメモリカセットに内蔵された発光素
子により視覚的に表示するところのデータ処理装置を提
供することにある。以下、図面を参照してこの発明の一
実施例に係るところ、電子式キャッシュ・レジスタ等に
使用されるメモリカセットを説明する。

第１図は電子式キャッシュ・レジスターの斜視図、第２
図はストア・データプロセッサ（ＳＤＰ）２の斜視図で
ある。

この実施例においては２種類のメモリカセット、すなわ
ちターミナル用メモリカセット３およびキヤツシヤ用メ
モリカセット４が使用されている。最初、所定数のター
ミナル用メモリカセット３がＳＤＰ２のメモリカセット
受入部２０のレセプタクル内に装着され、キーボード２
１上の種々のキーを操作することによりこのターミナル
用メモリカセット３内にそれぞれ固有のターミナル番号
をプリセットすると共にこれらのメモリカセット３内に
税金表、プライス・ルックアップＰＬＵ）用データ、日
付等の共通のデータを順次に書込む。

すなわちこのターミナル用メモリカセット３内には従来
の電子レジスタのランダム・アクセス・メモリ（ＲＡＭ
）内に記憶される情報の少なくとも一部が記憶される。
次にキッャシヤ用メモリカセット４がＳＤＰ２のメモリ
カセット受入部２川こ装置され、キーボ−ド２１上の種
々のキーを操作することにより、このキヤツシヤ用メモ
リカセット４内にそれぞれキャッシャ・コード、日付等
のデータをセットする。こうして所定のデータを記憶し
たメモリカセット３および４は電子式キャッシュ・レジ
スタ１のメモリカセット用レセプタクル１１および１２
内にそれぞれ装着される。

これにより、キャッシャは、この電子式キャッシュ・レ
ジスタ１に対して通常の電子式キャッシュ・レジスタの
場合と同様にして、キーボード１３上のキーを操作する
ことにより登録等の業務を実施することになる。この登
録データは両メモリカセット３および４に記録される。
一日の業務の途中において、あるキャッシャが今まで担
当していた第１電子式キャッシュ・レジスタから別の第
２電子式キャッシュ・レジスタに移って登録業務を続け
る場合、自分のキャッシヤ用メモリカセット４を第２電
子式キャッシュ・レジスタのメモリカセット用レセプタ
クル１２に挿入しさえすれば良い。

この場合、このキヤッシヤのメモリカセット４には、第
１電子式キャッシュ・レジスタにおいて記憶された登録
データに続いて、この第２電子式キャッシュ・レジスタ
において実行される登録業務に対応する登録データが記
憶される。一方、この第２電子式キャッシュ・レジスタ
のターミナル用メモリカセット３内には、操作するキヤ
ツシヤに関係なく、この第２電子式キャッシュ・レジス
タにおいて実行される登録業務に対応した登録データが
記憶される。このようにして、ターミナル用メモリカセ
ット３にはある特定の電子式キャッシュ・レジスタにお
いて実行された登録業務に対応する登録データが記憶さ
れ、キヤツシヤ用メモリカセット４にはある特定のキャ
ッシャが実行した登録業務に対応する登録データが記憶
される。これにより、個々のキャッシャに使用され、キ
ャッシュ・レジスタから取りはずし可能でこのキャッシ
ャと共に移動され、かっこのキャッシャや実施する取引
きに応じて現金等を出入れするためキャッシュ・トレイ
内に収納されている現金、クレジット・カード等と、こ
のキヤツシヤのキヤツシヤ用メモリカセット内に記録さ
れている登録データとは常に一致するはずある。もしも
これ一致しない場合にはこのキヤツシャが登録ミスまた
は別のミスを犯していることになる。このようなチェッ
クは例えば一日の業務終了時に実行される。こうして登
録データを記憶したメモリカセット３および４は、一日
の業務終了時において電子式キャッシュ・レジスターか
ら抜かれて、ＳＤＰ２に装着され、ここで所定数のター
ミナル用メモリカセット３の全登録データが集計され、
全電子式キャッシュ・レジスタの総売上げ、すなわちこ
の店の一日の総売上げデータが得られる。

また所定数のキャツシヤ用メモリカセット４の全登録デ
ータが集計され、各キャッシャの総売上げデータおよび
全キャッシャの総売上げデータ、すなわちこの店の一日
の総売上げデータが得られる。こうして得られたメモリ
カセット３および４から得られた総売上げデータを比較
することにより、この売上げデータの信頼性をチェック
することが可能である。次にＳＤＰ２の構成について詳
細に説明する。

第３図はＳＤＰ２のカセットメモリ受入部２０を示す。
メモリカセットに対してデータを講出し、または書込む
場合には、これらのメモリカセットは、例えば２列に配
列された１針固のレセプタクル２０−１ないし２０一１
６内に装着される。各レセプタクル上にはしセプタクル
番号を示す数値およびメモリカセットに対してデータの
講出し、書込みが行われていることを表示するための表
示ランプが配置されている。このレセプタクル２０ーー
ないし２０一１６の隣りには、使用されていないメモリ
カセットを保管するための１針固の保管用レセプタクル
２０−１７なし、し２０一３２が設けられている。第４
図はＳＤＰ２の表示部２２を示す。

この例においては１０桁の表示ユニット２２一１が使用
され、この示ユニット２２一１の上４桁の表示セクショ
ンはキヤツシヤのコード番号およびメモリカセットの番
号を表示するために使用され、下６桁の表示セレクショ
ンは金額情報等を表示するために使用される。この表示
部２２は更に、種々の動作モードを表示するための複数
の表示ランプを備えているが、これらのランプはこの発
明の本質とは直接には関係しないので、ここでは説明を
省略する。

第５図はＳＤＰ２のキーボード２１を示す。

このキーボード２１は数字“０び，“０”ないし“９”
を示す１１個の暦数キー２１−１と、現金等を出入した
場合にこの現金等の出入に関する情報を登録するための
現金等登録キー２１一２と、キャッシャ、店全体および
週ごとの売上げ情報に関する表を作成するための売上げ
レポート・キー２１一３と、電子式キャッシュ・レジス
タのターミナル・コード番号を登録するためのターミナ
ル・コード・キー２１−４とキヤッシャのコード番号を
登録するためのキヤツシヤ・コード・キー２１一５と、
取引情報、稼動効率情報、時間ごとの売上げ情報、部門
別の売上げ情報および商品コード別の売上げ情報に関す
る表を作成するための売上げ情報選択キー２１一６と、
動作モードをセットするためコント。ール・キー２１一
７および２１−８を備えている。選択キー２１−６は一
度押されると、再び押されて解除されるまでこの押され
た位置に保持される。第６図はＳＤＰ２の電子回路部２
００およびこの電子回路２００‘こ結合される１針固の
メモリカセット２０１なし、し２１６を示す。

この電子回路２０は中央処理ユニット（ＣＰＵ）２２０
、謙出専用メモリ（ＲＯＭ）２２１、ランダム・アクセ
ス・メモリ（ＲＡＭ）２２２、およびＣＰＵ２２０およ
びメモリカセット２０１なし、し２１６を電気的に結合
するための１針固のメモリカセット用インターフェース
２２３ないし２３８を備えている。このインターフェー
スについては後に詳細に説明する。ＣＰＵ２２川ま更に
、後に詳細に説明するところのキーボード駆動回路２３
９を介してキーボード回路２４０に結合され、表示部駆
動回路２４１を介して表示回路２４２に結合され、プリ
ンタ駆動回路２４３を介してドット・プリンタ回路２４
４に結合されている。第７図は第６図に示すキーボード
駆動回路２３９およびキーボード回路２４０を詳細に示
す回路図である。

ＣＰＵ２２０からアドレス・バスラインを介して、例え
ばアドレス信号“０１１０’’が送られてくると、この
キーボ−ド駆動回路２３９のアドレス一致検出回路２３
９一１によりこのキーボード駆動回路２３９が選択され
ていることが検出される。これにより、この一致検出回
路２３９−１は出力端子“６”からＡＮＤゲート２３９
一２および２３９一３に出力信号を供給する。この結果
、ＣＰＵ２２０から書込ラインを介して送られてくる書
込信号がＡＮＤゲート２３９−２を介して１６隻デコー
ダ２３９一４に供給され、このデコーダ２３９一４を動
作状態にセットする。こうして動作状態にセットされた
デコーダ２３９一４はＣＰＵ２２０からデータ・バスラ
インを介して送られてくるデータ信号に応じて、出力端
子“０”ないし“１５’’から順々に、かつ繰返して出
力パルスを、マトリクス状に配置された複数のキー２４
０−１および２４０一２、キーボード回路２４０のキー
・マトリクスに供Ｖ給する。このキー・マトリクスの各
キーは第５図に示す各キーに対応する。このキー・マト
リクスの出力信号は４個のＡＮＤゲート２３９一５ない
し２３９一８およびデータバスラインを介してＣＰＵ
２２０に送られる。これらのＡＮＤゲート２３９一５な
いし２３９−８はＣＰＵ２２０から読出ラインおよびＡ
ＮＤゲート２３９一３を介して送られてくる謙出信号に
より付勢される。このようにしてＣＰＵ２２０はキーボ
ード上においてどのキーが操作されたかを検出する。ま
たキー操作にミスがあった場合等に、ＣＰＵ２２０から
発生されるエラー信号はエラー信号ラインを介して単安
定マルチパイプレータ２３９一９の入力端子Ａに印加さ
れる。

これにより、このマルチパイプレータ２３９一９の出力
端子Ｑから高レベル信号が発振器２３９−１川こ印加さ
れ、この発振器２３９一１０を動作状態にセットする。
この発振器２３９−１０の出力信号により警報器２４０
−３が付勢されて警報を発生する。マルチパイプレータ
２３９一９は、エラーが解除された後にデコーダ２３９
一４の出力端子“１５’から発生される出力パルスによ
り状態切摸されて、出力端子Ｑから低レベル信号を発生
し発振器２３９−１０の動作を停止させる。第８図は第
６図に示すメモリカセット用インターフェース２２３を
詳細に示す。

勿論、他のインターフェス２２４なし、し２２８の構成
も、アドレス一致検出回路２２３一１がそれぞれ固有の
コードをもつように構成されていることを除いてこの第
８図に示したものと同様である。このインターフェス２
２３の一致検出回路２２３−１は第７図に示した一致検
出回路２３９−１と同様にして、複数のスイッチにより
確立された固有のコー日こ対応するアドレス信号がＣＰ
Ｕ２２０から送られてきた時に、例えば出力端子“８”
から出力信号を発生し、フリツプ・フロップ回路２２３
−２の入力端子Ｔに供給する。

この状態において、ＣＰＵ２２０からデータバスラィン
を介してこのフリツプ・フロツプ回路２２３−２の入力
端子Ｄに信号が与えられると、このフリツプ・フロツプ
回路２３２−２はＡＮＤゲート２２３一３および２２３
一４およびＮＡＮＤゲート２２３一５に出力信号を与え
る。これにより、ＣＰＵ２２０から読出ラインおよび書
込ラインを介して送られてくる謙出信号をおよび書込信
号はＡＮＤゲート２２３−３および２２３一４を通過す
ることになる。またＮＡＮＤゲート２２３−５の池入力
端には発振器２２３一６が結合され、この発振器２２３
−６の出力パルスはこのＮＡＮＤゲート２２３−５を介
してトランジスタ２２３−７を周期的にオン・オフさせ
る。一致検出回路２２３一１に固有コードをもつアドレ
ス信号が供給されていない場合には、フリップ・フロッ
プ回路２２３−２の出力端子Ｑからは低レベル信号が発
生されることになり、これによりＮＡＮＤゲート２２３
−５からは高レベル出力信号が発生され、コレクタがＬ
ＥＤ付勢端子に結合され、ェミッタが接地されたトラン
ジスタ２２３一７を導通させる。なお、フリップ・フロ
ツプ回路２２３一２のリセツト端子ＲにはＣＰＵ２２０
からのＩＪセットラインに結合されている。デコーダ２
２３一８はＣＰＵ２２０からデー夕・バスラインを介し
てられてくる情報信号に応じて出力端子“０”，“１”
，“２”または“３”から出力信号を発生して、このイ
ンターフェス２２３に結合されるメモリカセットのメモ
リチップを選択する。

また、このメモリカセットのアドレスは、各々がバッフ
ァ機能をもつィンバータ２２３−９を含む複数のアドレ
ス指定ラインを介して実行され、このメモリカセットお
よびＣＰＵ２２０間のデータ転送は双方向においてバッ
ファ機能をもつィンバータ回路２２３−１０を含む複数
のデータラインを介して実施される。第９図はキヤッシ
ヤ用メモリカセット４の回路図を示す。

このメモリカセット４が第２図に示すＳＤＰ２のメモリ
カセット受入部２川こ装着されると、このメモリカセッ
ト４の回路は、例えば第８図に示すインターフェス２２
３に結合されることになる。すなわち、このメモリカセ
ット４のランダム・アクセス・メモリ（ＲＡＭ）４０
１のアドレスを指定するための複数のアドレス指定ライ
ン４０２はィンバータ２２３−７をもつアドレス指定ラ
インに結合され、このＲＡＭ４０１に対する複数のデー
タライン４０３は、それぞれインバータ回路２２３一８
をもつデータラインに結合される。このＲＡＭ４０１を
選択するための選択ライン４０４はデコーダ２２３−６
の出力端子“０”に結合され、このＲＡＭ４０１に対す
る読出ライン４０５および書込ライン４０６はそれぞれ
ＡＮＤゲート２２３‐３および２２３一４に結合され、
このメモリカセット４がインターフェース２２３と結合
された場合には、ＲＡＭ４０１に対するデータの読出し
、書込みはインターフェース２２３の電源ラインおよび
このメモリカセット４の電源ライン４０７および４０８
を介して外部電源（図示せず）により実行され、このメ
モリカセット４がインターフェース２２３から取りはず
された時には、ＲＡＭ４０１の記憶内容は内部電源Ｅ
により保持される。またこのメモリカセット４がインタ
ーフェース２２３に結合されると、ＬＥＤ付勢ライン４
０９は、ＬＥＤ付勢端子を介してトランジスタ２２３一
７のコレクタに結合される。このＬＥＤ付勢ライン４０
９は、外部から観察可能な位置、例えばこのメモリカセ
ットのコネクタ部と対する面上に配置されたフオトダイ
オード等の発光素子４１０を電源ライン４０７およびＬ
ＥＤ付勢端子間に結合している。通常時、すなわちこの
インターフェース２２３の一致検出回路２２３一１に固
有コードをもつアドレス信号が供給されていない場合に
は、トランジスタ２２３一７は導通しており、このイン
ターフェースと確実に結合されたメモリカセット４の発
光素子４１０は付勢されて光を放射し、このメモリカセ
ットがこのインターフェース２２３に確実に結合されて
いることを視覚的に示す。次にＲＡＭ４０１に対して情
報転送を実施する場合すなわち、インターフェース２２
３の一致検出回路２２３一１に固有コードをもつアドレ
ス信号およびデータ転送開始信号が供孫合された場合に
は、フリップ・フロップ回路２２３−２はセットされて
出力端子Ｑから高レベル信号が発生され、ＮＡＮＤゲー
ト２２３−５からは発振器２２３−６の出力信号の反転
信号が発生されトランジスタ２２３一７を周期的にオン
・オフさせる。これにより、このインターフェース２２
３に結合されたメモリカセット４の発光素子４１０は点
滅されることになり、このメモリカセットが動作中であ
ることを示す。第１０図はターミナル用カセット３の回
路図を示す。

この回路は、４個のＲＡＭ３１１ないし３１４を使用
し、これらのＲＡＭを選択するために４本のチップ選択
ライン３０４がインターフェース２２３のデコーダの出
力端子“０”，“１”，“２”および“３”に結合され
ることを除いて第９図に示したキヤツシヤ用メモリカセ
ット４と同様である。次に第１図に示した電子式キャッ
シュ・レジスタ１の構成を詳細に説明する。

第１１図はこの電子式キャッシュ・レジスタ１に使用さ
れる表示部１４を示す。

この表示部１４は１桁の表示ユニット１４一１を有し、
この表示ユニット１４一１の上６桁の表示セレクション
は金額表示に使用され、下４桁の表示セレクションは部
門およびレピート表示に使用されている。なお、この表
示部１４は種々の動作モードを表示するために複数の表
示ランプ１４−２を備えている。第１２図は電子式キャ
ッシュ・レジスタ１のキーボード１３を詳細に示したも
のである。

このキーボード１３は通常良く知られているように、数
字“００’’，“０”ないし“９”を暦数する場合に操
作される１１個の暦数キー１３一１と、売上げ商品を部
門別に登録するための部門キー１３一２と、取引きの内
容を登録するために操作されるフアクション・キー１３
−３と、登録動作モード等を設定するためのメイン・キ
ー１３一４等を備えている。第１３図は電子式キャッシ
ュ・レジスタ１の電子回路部１００およびこの電子回路
部１０川こ結合されるところの、第９図および第１０図
にそれぞれ示したキヤツシヤ用メモリカセットおよびタ
ーミナル用メモリカセット３を示す。

この電子回路部１００は中央処理ユニット（ＣＰＵ）１
２０、読出専用メモリ（ＲＯＭ）１２１、ランダム
・アクセス・メモリ（ＲＡＭ）１２２、ターミナル用メ
モリカセット３をＣＰＵ１２０１こ電気的に結合するた
めのターミナル用インターフェース１２３およびキヤツ
シヤ用メモリカセット４をＣＰＵ１２０‘こ電気的に結
合するためのキャッシヤ用ィンタ−フェース１２４を備
えている。このＣＰＵ１２川ま後述するキーボード駆動
回路１２５を介してキーボード回路１２６に結合され、
表示部駆動回路１２７を介して表示回路１２８に結合さ
れ、プリンタ駆動回路１２９を介してプリンタ回路１３
０と結合されている。第１４図は第１３図に示すキーボ
ード駆動回路１２６およびキーボード回路１２６を詳細
に示す回路図である。

この回路は第７図に示した回路と原理的には等しく、デ
ータ処理回路１２５一１は第７図のアドレス一致検出回
路２３９−１，ＡＮＤゲート２３９一２，２３
９一３およびＣＰＵ２２０の一部の機能を果すもので、
例えばＩＮＴＥＬ８２７９により礎成される。

デコーダー２５−２はデータ処理回路１２６一１からの
アドレス信号に応じて、出力端子“０”ないし“９”か
ら順次繰返して出力パルスを発生する。キーボード回路
１２６は道教キー、部門キー、ファンクション・キー等
に対応する複数のキーをマトリックス状に配置したキー
・マトリックス１２６一１と、コントロール・キー等に
対応する複数のキーにより構成されるキー・アレイ１２
６一２を備えている。キー・マトリックス１２６ーーの
中のキーが操作されると、このキー操作はデコーダー２
５−２からの出力パルスにより検出されて、このキー操
作に関する情報がデータ処理回路１２５一１に送られる
。このキー操作に関する情報を受けたデータ処理回路１
２５一１はこの入力情報に対応したキー情報をデータ・
バスラィンを介してＣＰＵ１２０に供給すると共にキー
が操作されたことを示す信号をキー操作検出ラインを介
してＣＰＵ１２０１こ送る。またキー・アレイ１２６−
２の中のキーが操作されると、このキー操作はデコーダ
１２５−２からの出力パルスにより検出されて、このキ
ー操作に関する情報がデータ・バスラインを介してＣＰ
Ｕ１２０に送られると共に、キー操作検出信号がキー操
作検出ラインを介してデ−タ処理回路１２５ーＩからＣ
ＰＵ１２０へと送られる。このように、第１４図に示す
回路は第７図に示した回路の場合と同様に、操作された
キーに対応するキー情報をＣＰＵ１２川こ送る。

第１５図はターミナル用インターフェース１２３の回路
図を示す。

このインターフェース１２３は第８図に示すＳＤＰ２の
ィンタ−フェース２２３と同様に構成され、同様に機能
する。この第１５図に示すターミナル用インターフェー
ス１２３において、第８図に示す回路部と同様の回路部
には対応する参照符号を付してある。勿論、アドレス一
致検出回路１２３−１に適当なコードを与えるようにこ
の一致検出回路１２３−１を構成することが可能である
。またキャツシャ用インターフェース１２４も一致検出
回路のコードが異なる点を除いてこの第１５図に示すイ
ンターフェースと同様に構成することが可能である。こ
のキャツシャ用インターフェース１２４においてはデコ
ーダ１２３一６を省略することも可能である。次に電子
式キャッシュ・レジスタ１およびＳＤＰ２の動作を説明
する。

まず最初に使用すべき所定数のターミナル用メモリカセ
ット３をＳＤＰ２のメモリカセット受入部２０のレセプ
タクルに装着する。

このターミナル用メモリカセット３の中の１つにターミ
ナル・コードを書込むために、メモリカセット用インタ
ーフェース２２３ないし２２８（第６図）の中の１つの
アドレス一致検出回路２２３一１（第８図）の固有コ−
ド‘こ対応した数値情報が層数キー２１−１（第５図）
を操作することにより一致検出回路２２３一１の供給さ
れる。この後、フアクション・キ−２１一２の中の“＝
”キーを操作して、フリツプ・フロツプ回路２２３−２
のＤ入力端子に信号が与えられ、このフリッブ・フロッ
プ回路２２３一２のＱ端子から高レベル信号が発生され
る。これにより、フオトダイオード３０９およびフオト
トランジスタ３１０を介してこのターミナル用メモリカ
セット３の、デコーダ２２３一６により選択されたＲＡ
Ｍ、例えばＲＡＭ３１１が付勢される。次に所望のタ
ーミナル・コードを示す数値情報が暦数キー２１−１を
操作して、ターミナル・コード・キー２１−４を操作す
ることにより、このＲＡＭ３１１内に格納される。別の
ターミナル用メモリカセットにターミナル・コードを格
納する場合も同様の操作が行われる。第１６図はこのタ
ーミナル・コードまたはキヤツシヤ・コードを設定する
手順を示すフローチャートである。すべてのターミナル
用メモリカセットに固有のターミナル・コードが記入さ
れると、次に、このターミナル用メモリカセット内に所
望の情報が書込まれる。この情報書込操作は従来の電子
式キャッシュ・レジスタにおいて、この電子式キャッシ
ュ・レジスタのＲＡＭに所望の情報を書込む場合と同様
である。第１６図は第９図に示したキャッシヤ用メモリ
カセット４に変形例である。

このキャッシャ用メモリカセットは、手動式スイッチ４
１１が発光素子４１０および負電源ライン４０８間に結
合されていることを除いて、第９図に示すキャッシャ用
メモリカセットと略同様の構成である。この手動式スイ
ッチ４１１は、このキヤツシヤ用メモリカセットが電子
式キャッシュ・レジスタ１またはＳＤＰ２のレセプタク
ルに挿入されていない時には手動的に操作され、このレ
セブタクルに挿入された時には外部から接近し得ないよ
うに、このメモリカセットの適当な位置に配置すると都
合が良い。このメモリカセットを前記レセブタクルに挿
入していない状態において、この手動式スイッチ４１１
を操作すると、発光素子４１０‘ま電池Ｅにより付勢さ
れて光を放ち、この電池ＥがＲＡＭ４０１を駆動するの
に充分なヱネルギを保持していることを視覚的に表示す
る。第１７図は第９図に示したキャッシヤ用メモリカセ
ット４の別の変形例である。

このキャッシャ用メモリカセットはダイオード、抵抗、
発光素子４１２および手動式スイッチ４１３を含む直列
回路が電池Ｂおよび負電源ライン４０８間に結合されて
いることを除いて、第９図に示すキャツシャ用〆モリカ
セットと同様に構成されている。またスイッチ４１３は
第１６図のキャツシャ用メモリカセットにおいて使用し
たスイッチ４１１と同様に、外部から手動的に操作され
る。このスイッチ４１３が操作されると、発光素子４１
２が電池Ｅにより付勢されて光を放ち、この電池ＥがＲ
ＡＭ４０１を駆動するのに充分なェネルギを保持してい
ることを視覚的に表示する。第１６図および第１７図に
おいて使用した発光素子は電池Ｂの起電力がある程度下
がりＲＡＭ４０１を駆動するのに充分でなくなった時に
はスイッチ４１１または４１３が操作されても発光する
ことのないように設計されている。

以上に−実施例を挙げてこの発明を説明したが、この発
明はこの実施例のみに限定されるものではない。

例えばこの実施例において説明したメモリカセッは電子
式キャッシュ・レジスタに使用されているが、このメモ
リカセットを例えば電子卓上計算機の演算メモリ部の一
部とし使用することも可能である。

【図面の簡単な説明】第１図は電子式キャッシュ・レジスタの斜視図、第２図
は第１図の電子式キャッシュ・レジスタと組合わされて
使用されるストア・データ処理ユニットの斜視図、第３
図ないし第５図はそれぞれ、第２図に示したストア・デ
ータ処理ユニットのメモリカセット用レセプタクル部、
表示部およびキーボード部の正面図、第６図は第２図の
ストア・データ処理ユニットの電子回路図、第７図は第
６図に示したキーボード駆動回路およびキーボード回路
を詳細に示す回路図、第８図は第６図に示したインター
フェース回路を詳細に示す回路図、第９図および１０図
はそれぞれこの発明の実施例に係るところの、第６図に
示すキャッシャ用メモリカセットおよびターミナル用メ
モリカセットの回路図、第１１図および１２図はそれぞ
れ第１図に示した電子式キャッシュ・レジス夕の表示部
およびキーボード部の正面図、第１３図は第１図に示し
た電子式キャッシュ・レジスタの回路図、第１４図は第
１３図に示すキーボード駆動回略およびキーボード回路
を詳細に示す回路図、第１５図は第１３図に示すインタ
ーフェース回路を詳細に示す回路図、第１６図および第
１７図はそれぞれ第９図に示すキヤッシヤ用メモリカセ
ットの変形例を示す。３…ターミナル用メモリカセット、４…キャッシュ用メ
モリカセット、４０１…ＲＡＭ、４０２…アドレス・ラ
イン、４０４…データ・ライン、４０７，４０８・・・
電源ライン、４１０，４１２・・・発光素子、４１１，
４１３・・・手動式スイッチ。第１図第２図第３図第４図第８図図山縦図〇船図ト船第９図第１１図図〇船第１２図第１５図図Ｍ船図寸船第１６図第１７図

Claims

【特許請求の範囲】１データ処理装置本体と、このデータ処理装置本体に
着脱自在に結合されて、このデータ処理装置本体との間
においてデータが転送されるところのメモリカセツトと
を備えたデータ処理装置において、前記メモリカセツト
は、第１および第２電源端子と、この第１および第２電
源端子間に結合された記憶ユニツトと、アドレス指定端
子と、データ入出力端子と、発光素子付勢端子と、前記
記憶ユニツトおよびアトレス指定端子間に結合されたア
ドレスラインと、前記記憶ユニツトおよびデータ入出力
端子間に結合されたデータ転送ラインと、前記第１電源
端子および発光素子付勢端子間に結合された発光素子と
を備え、前記データ処理装置本体は、複数の置数キーお
よびフアンクシヨンキーをもつキーボードと、記憶手段
と、前記メモリカセツトが着脱自在に結合された時に、
このメモリカセツトの発光素子付勢端子に結合される付
勢手段をもつインターフエス回路と、前記キーボード、
記憶手段およびインターフエース回路に結合され、前記
インターフエース回路に結合されたメモリカセツトに対
してデータの書込み、読出しを実行する時にこのインタ
ーフエス回路の付勢手段に選択信号を与えて、この付勢
手段により前記発光素子を付勢させるデータ処理ユニツ
トを備えたことを特徴とするところのデータ処理装置。２特許請求の範囲第１項記載のデータ処理装置におい
て、前記付勢手段は前記メモリカセツトが前記データ処
理装置本体に結合された時に、前記発光素子付勢端子を
前記第２電源端子に結合して前記発光素子を継続的に点
灯させるスツチング手段と、書込み、読出し動作時にお
いて前記データ処理ユニツトから供給される選択信号に
応動して前記スイツチング手段を周期的にターンオフし
て前記発光素子を間けつ的に点灯させる制御回路を備え
たことを特徴とするデータ処理装置。３特許請求の範
囲第１項記載のデータ処理装置において、前記メモリカ
セツトの第２電源端子および発光素子付勢端子間の手動
式のスイツチング手段が結合されていることを特徴とす
るデータ処理装置。