JPS60229103A - マイクロコンピユ−タを用いたフエ−ルセ−フ負荷制御装置 - Google Patents
マイクロコンピユ−タを用いたフエ−ルセ−フ負荷制御装置Info
- Publication number
- JPS60229103A JPS60229103A JP59085439A JP8543984A JPS60229103A JP S60229103 A JPS60229103 A JP S60229103A JP 59085439 A JP59085439 A JP 59085439A JP 8543984 A JP8543984 A JP 8543984A JP S60229103 A JPS60229103 A JP S60229103A
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- JP
- Japan
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- circuit
- output
- microcomputer
- load
- oscillation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータの出力により負荷を制御
する回路においてマイクロコンピュータやその他の電子
部品の故障時に負荷の駆動を停止するフェールセーフ装
置に関するものである。
する回路においてマイクロコンピュータやその他の電子
部品の故障時に負荷の駆動を停止するフェールセーフ装
置に関するものである。
従来例の構成とその問題点
従来負荷を駆動する回路のフェールセーフ回路は第１図
に示すようなトランス結合方式のものが多く利用されて
いた。第１図において発振回路１からの発振出力により
オンオフ動作するトランジスタ２によりパルストランス
３の１次コイルに直流電源４からの通電電流をオンオフ
し、パルストランス３の２次側に発生する誘導電圧をダ
イオード５、コンデンサ６により整流平滑して負荷７を
駆動する構成となっている。この構成により発振回路１
、の発振停止あるいはトランジスタ２のオン故障オフ故
障、その他の部品のいずれが故障しても負荷７への電源
の供給を停止するフェールセーフ装置を実現するもので
ある。
に示すようなトランス結合方式のものが多く利用されて
いた。第１図において発振回路１からの発振出力により
オンオフ動作するトランジスタ２によりパルストランス
３の１次コイルに直流電源４からの通電電流をオンオフ
し、パルストランス３の２次側に発生する誘導電圧をダ
イオード５、コンデンサ６により整流平滑して負荷７を
駆動する構成となっている。この構成により発振回路１
、の発振停止あるいはトランジスタ２のオン故障オフ故
障、その他の部品のいずれが故障しても負荷７への電源
の供給を停止するフェールセーフ装置を実現するもので
ある。
この回路の場合、トランス３の伝達効率を向上させるた
め発振回路１の発振周波数は数ＫＨｚ 〜数十ＫＨｚ
と高い方が望ましい。発振周波数が低い場合にはトラン
ス３が大型化すると同時に振動音の発生という問題が発
生する。
め発振回路１の発振周波数は数ＫＨｚ 〜数十ＫＨｚ
と高い方が望ましい。発振周波数が低い場合にはトラン
ス３が大型化すると同時に振動音の発生という問題が発
生する。
一方近年マイクロコンピュータを用いた負荷の制御装置
が多く利用されている。この場合マイクロコンピュータ
により発振回路１の動作をさせると上記のような高い周
波数の発振出力を得ることが困難であり、マイクロコン
ピュータの出力で別の発振回路をオンオフする構成にす
ればマイクロコンピュータの故障時のフェールセーフが
達成できなくなるという問題点を有した。
が多く利用されている。この場合マイクロコンピュータ
により発振回路１の動作をさせると上記のような高い周
波数の発振出力を得ることが困難であり、マイクロコン
ピュータの出力で別の発振回路をオンオフする構成にす
ればマイクロコンピュータの故障時のフェールセーフが
達成できなくなるという問題点を有した。
発明の目的
本発明は上記従来の問題点を解決するもので、マイクロ
コンピュータの出力により発振回路を駆動する構成によ
り、マイクロコンピュータの故障時においても負荷の駆
動を停止するフェールセーフな負荷制御装置を提供する
ことを目的とする。
コンピュータの出力により発振回路を駆動する構成によ
り、マイクロコンピュータの故障時においても負荷の駆
動を停止するフェールセーフな負荷制御装置を提供する
ことを目的とする。
発明の構成
上記目的を達成するために本発明は、２つの論理ゲート
回路により構成した発振回路と、この発振回路の出力に
より駆動されるパルストランスと、このパルストランス
の二次側の出力で駆動する負荷を有し、発振回路を構成
するゲート回路は制御入力端子を有する構成とし、マイ
クロコンピュータから出力されるパルス信号を直流電源
の負電位に対して積分する構成の第１の積分回路と、直
流電源の正電位に対して積分する第２の積分回路を有し
、これ等の積分回路の出力を上記ゲート回路の各々の制
御入力端子に入力する構成とした。
回路により構成した発振回路と、この発振回路の出力に
より駆動されるパルストランスと、このパルストランス
の二次側の出力で駆動する負荷を有し、発振回路を構成
するゲート回路は制御入力端子を有する構成とし、マイ
クロコンピュータから出力されるパルス信号を直流電源
の負電位に対して積分する構成の第１の積分回路と、直
流電源の正電位に対して積分する第２の積分回路を有し
、これ等の積分回路の出力を上記ゲート回路の各々の制
御入力端子に入力する構成とした。
この構成によりマイクロコンピュータが故障してパルス
出力が停止し、ハイ側に故障した場合、あるいはロー側
に故障した場合においても発振回路は発振を停止するた
め負荷の駆動を停止する。
出力が停止し、ハイ側に故障した場合、あるいはロー側
に故障した場合においても発振回路は発振を停止するた
め負荷の駆動を停止する。
また発振回路その他のどの部品が故障しても負荷の駆動
を止めるフェールセーフな負荷制御回路を実現すること
が可能となる。
を止めるフェールセーフな負荷制御回路を実現すること
が可能となる。
実施例の説明
以下本発明の実施例を第２図から第４図を用いて説明す
る。
る。
第２図は本発明の一実施例を示す回路図であり、第１図
と同一動作部品は同一番号を付す。第２図において８は
マイクロコンピュータでパルス出力ｅａを出す。１は発
振回路で２つのＣＭＯ５ＮＡＮＤ論理ゲート９，１０と
コンデンサ１１、抵抗１２よりなる一般周知の無安定マ
ルチバイブレータ回路を示す。この回路の発振周波数は
コンデンサ１１と抵抗１２により決定できるため、パル
ストランス３の効率のよい数に〜数十ＫＨｚ に設計し
ている。またＮＡＮＤ論理回路９，１ｏはつまり入力１
１ 、 ｔ２ 共にハイ入力の時に出方はローでこれ以
外は出力はハイとなる。以上がらＮＡＮＤ９．１０が発
振器として動作するためには入力１２に応じて出力がハ
イローをくり返す必要があり、このためには１１がハイ
入力である必要があり、第２図のＮＡＮＤ回路９，１０
の制御入力１１がいずれもハイである時に発振するがい
ずれかがローとなった時に発振は停止する。１３はＮＡ
ＮＤ回路９の制御入力に接続された第１の積分回路で抵
抗１４、コンデンサ１５により構成されマイクロコンピ
ュータ８の出力ｅａのパルスに応じて直流電源４の負電
位に対して積分していく。１６は第２の積分回路で抵抗
１７、コンデンサ１８により構成されその出力はＮＡＮ
Ｄ回路１０の制御入力端子に接続されているうまた積分
回路１６はマイクロコンピュータ８によりスイッチング
動作するトランジスタ１９により駆動され、直流電源４
の正電位に対して積分動作をする。
と同一動作部品は同一番号を付す。第２図において８は
マイクロコンピュータでパルス出力ｅａを出す。１は発
振回路で２つのＣＭＯ５ＮＡＮＤ論理ゲート９，１０と
コンデンサ１１、抵抗１２よりなる一般周知の無安定マ
ルチバイブレータ回路を示す。この回路の発振周波数は
コンデンサ１１と抵抗１２により決定できるため、パル
ストランス３の効率のよい数に〜数十ＫＨｚ に設計し
ている。またＮＡＮＤ論理回路９，１ｏはつまり入力１
１ 、 ｔ２ 共にハイ入力の時に出方はローでこれ以
外は出力はハイとなる。以上がらＮＡＮＤ９．１０が発
振器として動作するためには入力１２に応じて出力がハ
イローをくり返す必要があり、このためには１１がハイ
入力である必要があり、第２図のＮＡＮＤ回路９，１０
の制御入力１１がいずれもハイである時に発振するがい
ずれかがローとなった時に発振は停止する。１３はＮＡ
ＮＤ回路９の制御入力に接続された第１の積分回路で抵
抗１４、コンデンサ１５により構成されマイクロコンピ
ュータ８の出力ｅａのパルスに応じて直流電源４の負電
位に対して積分していく。１６は第２の積分回路で抵抗
１７、コンデンサ１８により構成されその出力はＮＡＮ
Ｄ回路１０の制御入力端子に接続されているうまた積分
回路１６はマイクロコンピュータ８によりスイッチング
動作するトランジスタ１９により駆動され、直流電源４
の正電位に対して積分動作をする。
次にこの回路の動作を第２図、第４図を用いて説明して
いく、尚発振回路１以後の動作は第１図と同じであるの
でここでは説明は省く。
いく、尚発振回路１以後の動作は第１図と同じであるの
でここでは説明は省く。
マイクロコンピュータ８のパルス出力は第４図のｅａの
ような波形で出力される。これにより第１の積分回路１
３は抵抗１４とコンデンサ１５の時定数で充放電をくり
返し出力電位は第４図ａｂの波形となり論理ゲート９の
入力しきい値ｉａよりも高くなり、第３図で説明したよ
うにＮＡＮＤ回路９は発振可能状態となる。ここでマイ
クロコンピュータ８が故障してローパルス出力ｅａを出
さずロー出力となった時には積分回路１３のコンデンサ
１５は放電してしきい値ｉａ以下のロー人力となり発振
を停止する。
ような波形で出力される。これにより第１の積分回路１
３は抵抗１４とコンデンサ１５の時定数で充放電をくり
返し出力電位は第４図ａｂの波形となり論理ゲート９の
入力しきい値ｉａよりも高くなり、第３図で説明したよ
うにＮＡＮＤ回路９は発振可能状態となる。ここでマイ
クロコンピュータ８が故障してローパルス出力ｅａを出
さずロー出力となった時には積分回路１３のコンデンサ
１５は放電してしきい値ｉａ以下のロー人力となり発振
を停止する。
一方第２の積分回路１６にはトランジスタ１９によりマ
イクロコンピュータ８の出力６ａとは逆方向のパルスｅ
Ｃが入力される。ここでコンデンサ１８の充電はトラン
ジスタ１９がオフ状態の時に抵抗１７を通して行なわれ
、放電はトランジスタ１９がオン状態の時に抵抗２０を
通して行なわれる。ここで抵抗１７．２０により、充電
時定数が放電時定数よりも大きくなるように設計されて
いるうこれにより出力ｅｄは第４図のようにＮＡＮＤ回
路１０のしきい値ｉａよりも高く保たれハイ入力となる
。この時にマイクロコンピュータ８が故障してハイ出力
が出続けた場合は、トランジスタ１９がオフ状態となり
コンデンサ１８には充電され続は電位ａｄはしきい値ｉ
ａ以下になりロー人力となるため発振回路１は発振を停
止する。
イクロコンピュータ８の出力６ａとは逆方向のパルスｅ
Ｃが入力される。ここでコンデンサ１８の充電はトラン
ジスタ１９がオフ状態の時に抵抗１７を通して行なわれ
、放電はトランジスタ１９がオン状態の時に抵抗２０を
通して行なわれる。ここで抵抗１７．２０により、充電
時定数が放電時定数よりも大きくなるように設計されて
いるうこれにより出力ｅｄは第４図のようにＮＡＮＤ回
路１０のしきい値ｉａよりも高く保たれハイ入力となる
。この時にマイクロコンピュータ８が故障してハイ出力
が出続けた場合は、トランジスタ１９がオフ状態となり
コンデンサ１８には充電され続は電位ａｄはしきい値ｉ
ａ以下になりロー人力となるため発振回路１は発振を停
止する。
以上のようにマイクロコンピュータ８からパルス出力ｅ
ａが出ている間はｅｂ、ｅａ共にハイ入力となり発振回
路１は発振し、負荷７を駆動する。
ａが出ている間はｅｂ、ｅａ共にハイ入力となり発振回
路１は発振し、負荷７を駆動する。
マイクロコンピュータ８の発振が停止した場合に、ｅａ
がロー出力となった時には積分回路１３の出力ｅｂがロ
ーとなり発振を停止する。反対にｅａがハイ出力となっ
た時には積分回路１６の出力ｅｄがローとなり発振を停
止する。
がロー出力となった時には積分回路１３の出力ｅｂがロ
ーとなり発振を停止する。反対にｅａがハイ出力となっ
た時には積分回路１６の出力ｅｄがローとなり発振を停
止する。
ここではマイクロコンピュータ８のパルス出力のデユテ
ィ比が異なるものを利用して構成したがデユティ比が０
．５であっても積分回路１３゜１６の充放電時間を可変
するように構成することにより同様の動作が実現できる
。またＮＡＮＤ論理回路以外の論理回路、例えばＮＯＲ
回路で発振回路１を構成した場合には制御入力端子がハ
イになった時に発振を停止することになるが積分回路１
３．１６の構成により同等の動作が可能である。
ィ比が異なるものを利用して構成したがデユティ比が０
．５であっても積分回路１３゜１６の充放電時間を可変
するように構成することにより同様の動作が実現できる
。またＮＡＮＤ論理回路以外の論理回路、例えばＮＯＲ
回路で発振回路１を構成した場合には制御入力端子がハ
イになった時に発振を停止することになるが積分回路１
３．１６の構成により同等の動作が可能である。
またパルス出力をマイクロコンピュータ８以外のもので
行なう事も本発明から容易に実現できる。
行なう事も本発明から容易に実現できる。
発明の詳細
な説明したように本発明によればマイクロコンピュータ
で駆動するトランス結合方式のフェールセーフ負荷制御
回路で発振回路１の発振周波数をマイクロコンピュータ
８のパルス出力に無関係に設定できるためパルストラン
ス３の効率のよい高い周波数で使用可能となりパルスト
ランスの小型化がはかれ、また振動音もない。
で駆動するトランス結合方式のフェールセーフ負荷制御
回路で発振回路１の発振周波数をマイクロコンピュータ
８のパルス出力に無関係に設定できるためパルストラン
ス３の効率のよい高い周波数で使用可能となりパルスト
ランスの小型化がはかれ、また振動音もない。
さらに発振回路１の駆動はマイクロコンピュータ８のパ
ルス出力により行なわれ、途中に第１、第２の積分回路
１３．１６を介しているため、マイクロコンピュータの
ハイ故障、ロー故障いずれであっても発振回路１の発振
を停止するために、マイクロコンピュータ８の破損ある
いはプログラムの暴走時にも安全側に動作するフェール
セーフな回路となる。さらにマイクロコンピュータ８の
パルス出力の周波数に応じて積分回路１３．１６の時定
数を設計可能なため、パルス出力の周波数に全く制限が
ないため、高価な高速マイクロコンピュータを使用した
り高周波パルスを出力するためにプログラムに無理を生
じることが全くない等のように数多くの効果を有し、安
全で省エネルギーな負荷制御回路を提供できるものであ
る。
ルス出力により行なわれ、途中に第１、第２の積分回路
１３．１６を介しているため、マイクロコンピュータの
ハイ故障、ロー故障いずれであっても発振回路１の発振
を停止するために、マイクロコンピュータ８の破損ある
いはプログラムの暴走時にも安全側に動作するフェール
セーフな回路となる。さらにマイクロコンピュータ８の
パルス出力の周波数に応じて積分回路１３．１６の時定
数を設計可能なため、パルス出力の周波数に全く制限が
ないため、高価な高速マイクロコンピュータを使用した
り高周波パルスを出力するためにプログラムに無理を生
じることが全くない等のように数多くの効果を有し、安
全で省エネルギーな負荷制御回路を提供できるものであ
る。
第１図は従来のトランス結合方式の負荷制御回路図、第
２図は本発明の一実施例を示す制御回路図、第３図はＮ
ＡＮＤ論理回路の入出力状態を示す説明図、第４図は第
２図の回路の各部の波形を示すタイムチャートを示す。 １・・・・・・発振回路、３・・・・・・パルストラン
ス、４・・・・・・直流電源、７・・・・・・負荷、８
・・・・・・マイクロコンピュータ、９，１０・・・・
・・論理ゲート回路、１３・・・・・・第１の積分回路
、１６・・・・・・第２の積分回路、ｅａ・・・・・・
パルス出力、１１・・・・・・制御入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ６ 「Ｕｌｎｎ 区
２図は本発明の一実施例を示す制御回路図、第３図はＮ
ＡＮＤ論理回路の入出力状態を示す説明図、第４図は第
２図の回路の各部の波形を示すタイムチャートを示す。 １・・・・・・発振回路、３・・・・・・パルストラン
ス、４・・・・・・直流電源、７・・・・・・負荷、８
・・・・・・マイクロコンピュータ、９，１０・・・・
・・論理ゲート回路、１３・・・・・・第１の積分回路
、１６・・・・・・第２の積分回路、ｅａ・・・・・・
パルス出力、１１・・・・・・制御入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ６ 「Ｕｌｎｎ 区
Claims (1)
- ２つの論理ゲート回路で構成した発振回路と、前記発振
回路の出力に接続されたパルストランスと、前記パルス
トランスの二次側の出力で駆動する負荷を有し、前記各
々のゲート回路は制御入力端子を有する構成とし、前記
制御入力端子の一方にマイクロコンピュータからの一定
周期のパルス信号を直流電源の負電位に対して積分する
構成の第１の積分回路の出力を接続し、他方の制御入力
端子にはパルス信号を直流電源の正側電位に対して積分
する第２の積分回路の出力を接続し、前記マイクロコン
ピュータからのパルス信号の有無により前記負荷をオン
オフ制御する構成のマイクロコンピュータを用いたフェ
ールセーフ負荷制御装置Ｑ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085439A JPS60229103A (ja) | 1984-04-26 | 1984-04-26 | マイクロコンピユ−タを用いたフエ−ルセ−フ負荷制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085439A JPS60229103A (ja) | 1984-04-26 | 1984-04-26 | マイクロコンピユ−タを用いたフエ−ルセ−フ負荷制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229103A true JPS60229103A (ja) | 1985-11-14 |
| JPH0374401B2 JPH0374401B2 (ja) | 1991-11-26 |
Family
ID=13858889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085439A Granted JPS60229103A (ja) | 1984-04-26 | 1984-04-26 | マイクロコンピユ−タを用いたフエ−ルセ−フ負荷制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229103A (ja) |
-
1984
- 1984-04-26 JP JP59085439A patent/JPS60229103A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374401B2 (ja) | 1991-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |