JPH0374401B2 - - Google Patents
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- JPH0374401B2 JPH0374401B2 JP8543984A JP8543984A JPH0374401B2 JP H0374401 B2 JPH0374401 B2 JP H0374401B2 JP 8543984 A JP8543984 A JP 8543984A JP 8543984 A JP8543984 A JP 8543984A JP H0374401 B2 JPH0374401 B2 JP H0374401B2
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- Japan
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- circuit
- microcomputer
- output
- oscillation
- load
- Prior art date
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- 230000010355 oscillation Effects 0.000 claims description 37
- 239000003990 capacitor Substances 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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- Safety Devices In Control Systems (AREA)
Description
産業上の利用分野
本発明はマイクロコンピユータの出力により負
荷を制御する回路においてマイクロコンピユータ
やその他の電子部品の故障時に負荷の駆動を停止
するフエールセーフ装置に関するものである。 従来例の構成とその問題点 従来負荷を駆動する回路のフエールセーフ回路
は第１図に示すようなトランス結合方式のものが
多く利用されていた。第１図において発振回路１
からの発振出力によりオンオフ動作するトランジ
スタ２によりパルストランス３の１次コイルに直
流電源４からの通電電流をオンオフし、パルスト
ランス３の２次側に発生する誘導電圧をダイオー
ド５、コンデンサ６により清流平滑して負荷７を
駆動する構成となつている。この構成により発振
回路１、の発振停止あるいはトランジスタ２のオ
ン故障オフ故障、その他の部品のいずれが故障し
ても負荷７への電源の供給を停止するフエールセ
ーフ装置を実現するものである。 この回路の場合、トランス３の伝達効率を向上
させるため発振回路１の発振周波数は数ｋHz〜数
十ｋHzと高い方が望ましい。発振周波数が低い場
合にはトランス３が大型化すると同時に振動音の
発生という問題が発生する。 一方近年マイクロコンピユータを用いた負荷の
制御装置が多く利用されている。この場合マイク
ロコンピユータにより発振回路１の動作をさせる
と上記のような高い周波数の発振出力を得ること
が困難であり、マイクロコンピユータの出力で別
の発振回路をオンオフする構成にすればマイクロ
コンピユータの故障時のフエールセーフが達成で
きなくなるという問題点を有した。 発明の目的 本発明は上記従来の問題点を解決するもので、
マイクロコンピユータの出力により発振回路を駆
動する構成により、マイクロコンピユータの故障
時においても負荷の駆動を停止するフエールセー
フな負荷制御装置を提供することを目的とする。 発明の構成 上記目的を達成するために本発明は、２つの論
理ゲート回路により構成した発振回路と、この発
振回路の出力により駆動される負荷を有し、発振
回路を構成するゲート回路は制御入力端子を有す
る構成とし、マイクロコンピユータから出力され
るパルス信号を直流電源の負電位に対して積分す
る構成の第１の積分回路と、直流電源の正電位に
対して積分する第２の積分回路を有し、これ等の
積分回路の出力を上記ゲート回路の各々の制御入
力端子に入力する構成とした。 この構成によりマイクロコンピユータが故障し
てパルス出力が停止し、ハイ側に故障した場合、
あるいはロー側に故障した場合においても発振回
路は発振を停止するため負荷の駆動を停止する。
また発振回路その他のどの部品が故障しても負荷
の駆動を止めるフエールセーフな負荷制御回路を
実現することが可能となる。 実施例の説明 以下本発明の実施例を第２図から第４図を用い
て説明する。 第２図は本発明の一実施例を示す回路図であ
り、第１図と同一動作部品は同一番号を付す。第
２図において８はマイクロコンピユータでパルス
出力eaを出す。１は発振回路で２つのCMOS
NAND論理ゲート９，１０とコンデンサ１１、
抵抗１２よりなる一般周知の無安定マルチバイブ
レータ回路を示す。この回路は発振周波数はコン
デンサ１１と抵抗１２により決定できるため、パ
ルストランス３の効率のよい数Ｋ〜数十ＫHzに設
計している。またNAND論理回路９，１０は第
３図に示すような回路で下表の動作を示す。
荷を制御する回路においてマイクロコンピユータ
やその他の電子部品の故障時に負荷の駆動を停止
するフエールセーフ装置に関するものである。 従来例の構成とその問題点 従来負荷を駆動する回路のフエールセーフ回路
は第１図に示すようなトランス結合方式のものが
多く利用されていた。第１図において発振回路１
からの発振出力によりオンオフ動作するトランジ
スタ２によりパルストランス３の１次コイルに直
流電源４からの通電電流をオンオフし、パルスト
ランス３の２次側に発生する誘導電圧をダイオー
ド５、コンデンサ６により清流平滑して負荷７を
駆動する構成となつている。この構成により発振
回路１、の発振停止あるいはトランジスタ２のオ
ン故障オフ故障、その他の部品のいずれが故障し
ても負荷７への電源の供給を停止するフエールセ
ーフ装置を実現するものである。 この回路の場合、トランス３の伝達効率を向上
させるため発振回路１の発振周波数は数ｋHz〜数
十ｋHzと高い方が望ましい。発振周波数が低い場
合にはトランス３が大型化すると同時に振動音の
発生という問題が発生する。 一方近年マイクロコンピユータを用いた負荷の
制御装置が多く利用されている。この場合マイク
ロコンピユータにより発振回路１の動作をさせる
と上記のような高い周波数の発振出力を得ること
が困難であり、マイクロコンピユータの出力で別
の発振回路をオンオフする構成にすればマイクロ
コンピユータの故障時のフエールセーフが達成で
きなくなるという問題点を有した。 発明の目的 本発明は上記従来の問題点を解決するもので、
マイクロコンピユータの出力により発振回路を駆
動する構成により、マイクロコンピユータの故障
時においても負荷の駆動を停止するフエールセー
フな負荷制御装置を提供することを目的とする。 発明の構成 上記目的を達成するために本発明は、２つの論
理ゲート回路により構成した発振回路と、この発
振回路の出力により駆動される負荷を有し、発振
回路を構成するゲート回路は制御入力端子を有す
る構成とし、マイクロコンピユータから出力され
るパルス信号を直流電源の負電位に対して積分す
る構成の第１の積分回路と、直流電源の正電位に
対して積分する第２の積分回路を有し、これ等の
積分回路の出力を上記ゲート回路の各々の制御入
力端子に入力する構成とした。 この構成によりマイクロコンピユータが故障し
てパルス出力が停止し、ハイ側に故障した場合、
あるいはロー側に故障した場合においても発振回
路は発振を停止するため負荷の駆動を停止する。
また発振回路その他のどの部品が故障しても負荷
の駆動を止めるフエールセーフな負荷制御回路を
実現することが可能となる。 実施例の説明 以下本発明の実施例を第２図から第４図を用い
て説明する。 第２図は本発明の一実施例を示す回路図であ
り、第１図と同一動作部品は同一番号を付す。第
２図において８はマイクロコンピユータでパルス
出力eaを出す。１は発振回路で２つのCMOS
NAND論理ゲート９，１０とコンデンサ１１、
抵抗１２よりなる一般周知の無安定マルチバイブ
レータ回路を示す。この回路は発振周波数はコン
デンサ１１と抵抗１２により決定できるため、パ
ルストランス３の効率のよい数Ｋ〜数十ＫHzに設
計している。またNAND論理回路９，１０は第
３図に示すような回路で下表の動作を示す。
【表】
つまり入力i1，i2共にハイ入力の時に出力はロ
ーでこれ以外は出力はハイとなる。以上から
NAND９，１０が発振器として動作するために
は入力i2に応じて出力がハイローをくり返す必要
があり、このためにはi1がハイ入力である必要が
あり、第２図のNAND回路９，１０の制御入力
i1がいずれもハイである時に発振するがいずれか
がローとなつた時に発振は停止する。１３は
NAND回路９の制御入力に接続された第１の積
分回路で抵抗１４、コンデンサ１５により構成さ
れマイクロコピユータ８の出力eaのパルスに応
じて直流電源４の負荷位に対して積分していく。
１６は第２の積分回路で抵抗１７、コンデンサ１
８により構成されその出力はNAND回路１０の
制御入力端子に接続されている。また積分回路１
６はマイクロコンピユータ８によりスイツチング
動作するトランジスタ１９により駆動され、直流
電源４の正電位に対して積分動作をする。 次にこの回路の動作を第２図、第４図を用いて
説明していく、尚発振回路１以後の動作は第１図
と同じであるのでここでは説明は省く。 マイクロコンピユータ８のパルス出力は第４図
のeaのような波形で出力される。これにより第
１の積分回路１３は抵抗１４とコンデンサ１５の
時定数で充放電をくり返し出力電位は第４図eb
の波形となり論理ゲート９の入力しきい値iaより
も高くなり、第３図で説明したようにNAND回
路９は発振可能状態となる。ここでマイクロコン
ピユータ８が故障してパルス出力eaを出さずロ
ー出力となつた時には積分回路１３のコンデンサ
１５は放電してしきい値ia以下のロー入力となり
発振を停止する。 一方第２の積分回路１６にはトランジスタ１９
によりマイクロコンピユータ８の出力eaとは逆
方向のパルスecが入力される。ここでコンデンサ
１８の充電はトランジスタ１９がオフ状態の時に
抵抗１７を通して行なわれ、放電はトランジスタ
１９がオン状態の時に抵抗２０を通して行なわれ
る。ここで抵抗１７，２０により、充電時定数が
放電時定数よりも大きくなるように設計されてい
る。これにより出力edは第４図のようにNAND
回路１０のしきい値iaよりも高く保たれハイ入力
となる。この時にマイクロコンピユータ８が故障
してハイ出力が出続けた場合は、トランジスタ１
９がオフ状態となりコンデンサ１８には充電され
続け電位edはしきい値ia以下になりロー入力とな
るため発振回路１は発振を停止する。 以上のようにマイクロコンピユータ８からパル
ス出力eaが出ている間はeb、ed共にハイ入力と
なり発振回路１は発振し、負荷７を駆動する。マ
イクロコンピユータ８の発振が停止した場合に、
eaがロー出力となつた時には積分回路１３の出
力ebがローとなり発振を停止する。反対にeaが
ハイ出力となつた時には積分回路１６の出力ed
がローとなり発振を停止する。 実施例ではパルストランスを使用したトランス
結合方式で説明したがＦ−Ｖ変換回路等その他の
結合回路を用いても結合回路の小型化ができる。
またマイクロコンピユータのパルス出力のデユテ
イ比が異なるものを利用して構成したがデユテイ
比が0.5であつても積分回路１３，１６の充放電
時間を可変するように構成することにより同様の
動作が実現できる。またNAND論理回路以外の
論理回路、例えばNOR回路で発振回路１を構成
した場合には制御入力端子がハイになつた時に発
振を停止することになるが積分回路１３，１６の
構成により同等の動作が可能である。またパルス
出力をマイクロコンピユータ８以外のもので行な
う事も本発明から容易に実現できる。 発明の効果 以上説明したように本発明によればマイクロコ
ンピユータで負荷を駆動するフエールセーフ負荷
制御回路で、発振回路１の発振周波数をマイクロ
コンピユータ８のパルス出力に無関係に設定でき
るため、負荷に対する設計の自由度が大きくな
る。 さらに発振回路１の駆動はマイクロコンピユー
タ８のパルス出力により行なわれ、途中に第１、
第２の積分回路１３，１６を介しているため、マ
イクロコンピユータのハイ故障、ロー故障いずれ
であつても発振回路１の発振を停止するために、
マイクロコンピユータ８の破損あるいはプログラ
ムの暴走時にも安全側に動作するフエールセーフ
な回路となる。さらにマイクロコンピユータ８の
パルス出力の周波数に応じて積分回路１３，１６
の時定数を設計可能なため、パルス出力の周波数
に全く制限がないため、高価な高速マイクロコン
ピユータを使用したり高周波パルスを出力するた
めにプログラムに無理を生じることが全くない等
のように数多くの効果を有し、安全で省エネルギ
ーな負荷制御回路を提供できるものである。
ーでこれ以外は出力はハイとなる。以上から
NAND９，１０が発振器として動作するために
は入力i2に応じて出力がハイローをくり返す必要
があり、このためにはi1がハイ入力である必要が
あり、第２図のNAND回路９，１０の制御入力
i1がいずれもハイである時に発振するがいずれか
がローとなつた時に発振は停止する。１３は
NAND回路９の制御入力に接続された第１の積
分回路で抵抗１４、コンデンサ１５により構成さ
れマイクロコピユータ８の出力eaのパルスに応
じて直流電源４の負荷位に対して積分していく。
１６は第２の積分回路で抵抗１７、コンデンサ１
８により構成されその出力はNAND回路１０の
制御入力端子に接続されている。また積分回路１
６はマイクロコンピユータ８によりスイツチング
動作するトランジスタ１９により駆動され、直流
電源４の正電位に対して積分動作をする。 次にこの回路の動作を第２図、第４図を用いて
説明していく、尚発振回路１以後の動作は第１図
と同じであるのでここでは説明は省く。 マイクロコンピユータ８のパルス出力は第４図
のeaのような波形で出力される。これにより第
１の積分回路１３は抵抗１４とコンデンサ１５の
時定数で充放電をくり返し出力電位は第４図eb
の波形となり論理ゲート９の入力しきい値iaより
も高くなり、第３図で説明したようにNAND回
路９は発振可能状態となる。ここでマイクロコン
ピユータ８が故障してパルス出力eaを出さずロ
ー出力となつた時には積分回路１３のコンデンサ
１５は放電してしきい値ia以下のロー入力となり
発振を停止する。 一方第２の積分回路１６にはトランジスタ１９
によりマイクロコンピユータ８の出力eaとは逆
方向のパルスecが入力される。ここでコンデンサ
１８の充電はトランジスタ１９がオフ状態の時に
抵抗１７を通して行なわれ、放電はトランジスタ
１９がオン状態の時に抵抗２０を通して行なわれ
る。ここで抵抗１７，２０により、充電時定数が
放電時定数よりも大きくなるように設計されてい
る。これにより出力edは第４図のようにNAND
回路１０のしきい値iaよりも高く保たれハイ入力
となる。この時にマイクロコンピユータ８が故障
してハイ出力が出続けた場合は、トランジスタ１
９がオフ状態となりコンデンサ１８には充電され
続け電位edはしきい値ia以下になりロー入力とな
るため発振回路１は発振を停止する。 以上のようにマイクロコンピユータ８からパル
ス出力eaが出ている間はeb、ed共にハイ入力と
なり発振回路１は発振し、負荷７を駆動する。マ
イクロコンピユータ８の発振が停止した場合に、
eaがロー出力となつた時には積分回路１３の出
力ebがローとなり発振を停止する。反対にeaが
ハイ出力となつた時には積分回路１６の出力ed
がローとなり発振を停止する。 実施例ではパルストランスを使用したトランス
結合方式で説明したがＦ−Ｖ変換回路等その他の
結合回路を用いても結合回路の小型化ができる。
またマイクロコンピユータのパルス出力のデユテ
イ比が異なるものを利用して構成したがデユテイ
比が0.5であつても積分回路１３，１６の充放電
時間を可変するように構成することにより同様の
動作が実現できる。またNAND論理回路以外の
論理回路、例えばNOR回路で発振回路１を構成
した場合には制御入力端子がハイになつた時に発
振を停止することになるが積分回路１３，１６の
構成により同等の動作が可能である。またパルス
出力をマイクロコンピユータ８以外のもので行な
う事も本発明から容易に実現できる。 発明の効果 以上説明したように本発明によればマイクロコ
ンピユータで負荷を駆動するフエールセーフ負荷
制御回路で、発振回路１の発振周波数をマイクロ
コンピユータ８のパルス出力に無関係に設定でき
るため、負荷に対する設計の自由度が大きくな
る。 さらに発振回路１の駆動はマイクロコンピユー
タ８のパルス出力により行なわれ、途中に第１、
第２の積分回路１３，１６を介しているため、マ
イクロコンピユータのハイ故障、ロー故障いずれ
であつても発振回路１の発振を停止するために、
マイクロコンピユータ８の破損あるいはプログラ
ムの暴走時にも安全側に動作するフエールセーフ
な回路となる。さらにマイクロコンピユータ８の
パルス出力の周波数に応じて積分回路１３，１６
の時定数を設計可能なため、パルス出力の周波数
に全く制限がないため、高価な高速マイクロコン
ピユータを使用したり高周波パルスを出力するた
めにプログラムに無理を生じることが全くない等
のように数多くの効果を有し、安全で省エネルギ
ーな負荷制御回路を提供できるものである。
第１図は従来のトランス結合方式の負荷制御回
路図、第２図は本発明の一実施例を示す制御回路
図、第３図はNAND論理回路の入出力状態を示
す説明図、第４図は第２図の回路の各部の波形を
示すタイムチヤートを示す。 １……発振回路、３……パルストランス、４…
…直流電源、７……負荷、８……マイクロコンピ
ユータ、９，１０……論理ゲート回路、１３……
第１の積分回路、１６……第２の積分回路、ea
……パルス出力、i1……制御入力端子。
路図、第２図は本発明の一実施例を示す制御回路
図、第３図はNAND論理回路の入出力状態を示
す説明図、第４図は第２図の回路の各部の波形を
示すタイムチヤートを示す。 １……発振回路、３……パルストランス、４…
…直流電源、７……負荷、８……マイクロコンピ
ユータ、９，１０……論理ゲート回路、１３……
第１の積分回路、１６……第２の積分回路、ea
……パルス出力、i1……制御入力端子。
Claims (1)
- １ ２つの論理ゲート回路で構成した発振回路
と、前記発振回路の出力で駆動する負荷を有し、
前記各々のゲート回路は制御入力端子を有する構
成とし、前記制御入力端子の一方にマイクロコン
ピユータからの一定周期のパルス信号を直流電源
の負電位に対して積分する構成の第１の積分回路
の出力を接続し、他方の制御入力端子にはパルス
信号を直流電源の正側電位に対して積分する第２
の積分回路の出力を接続し、前記マイクロコンピ
ユータからのパルス信号の有無により前記負荷を
オンオフ制御する構成のマイクロコンピユータを
用いたフエールセーフ負荷制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085439A JPS60229103A (ja) | 1984-04-26 | 1984-04-26 | マイクロコンピユ−タを用いたフエ−ルセ−フ負荷制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085439A JPS60229103A (ja) | 1984-04-26 | 1984-04-26 | マイクロコンピユ−タを用いたフエ−ルセ−フ負荷制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229103A JPS60229103A (ja) | 1985-11-14 |
| JPH0374401B2 true JPH0374401B2 (ja) | 1991-11-26 |
Family
ID=13858889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085439A Granted JPS60229103A (ja) | 1984-04-26 | 1984-04-26 | マイクロコンピユ−タを用いたフエ−ルセ−フ負荷制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229103A (ja) |
-
1984
- 1984-04-26 JP JP59085439A patent/JPS60229103A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60229103A (ja) | 1985-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |