JPS60229162A - 多重処理装置の制御方式 - Google Patents
多重処理装置の制御方式Info
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- JPS60229162A JPS60229162A JP8371984A JP8371984A JPS60229162A JP S60229162 A JPS60229162 A JP S60229162A JP 8371984 A JP8371984 A JP 8371984A JP 8371984 A JP8371984 A JP 8371984A JP S60229162 A JPS60229162 A JP S60229162A
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- JP
- Japan
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- processing
- processing device
- hardware
- request
- signal line
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は主記憶装置をｊｔ有する多重処理装置の制御方
式に係り、特に複数の処理装置に係わるリソースをある
処理装置が変更し、た場合あるいはアトレ゛ス付さ、れ
た処理装置にある処理装置が特定の処理を依頼する場合
の制御方式に関する２［発明の背景］ 主記憶装置を共有する多重処理装置においては、ある処
理装置が任意の処理装置に対し、て要求を発行し、その
要求を受側の処理装置で処理することを可能としている
。これを実現するため、従来は主記憶装置をＪｌ、有す
る各処理装置に、自分以外の処理装置からのコマンドお
よびそれに付随する情報（例えは７１〜レスなど）を受
け取るポートをハードウェアで用意しており、多葉のハ
ードウェアを必要とする欠点があった。し、かも、複数
の処理装置から同時に発生する要求の優先順位制御や、
もともと詠処理装置に必要な論理部と該要求処理部の共
用化などを考慮すると、ますますハードウェア制御か複
雑になる欠点かあった。
式に係り、特に複数の処理装置に係わるリソースをある
処理装置が変更し、た場合あるいはアトレ゛ス付さ、れ
た処理装置にある処理装置が特定の処理を依頼する場合
の制御方式に関する２［発明の背景］ 主記憶装置を共有する多重処理装置においては、ある処
理装置が任意の処理装置に対し、て要求を発行し、その
要求を受側の処理装置で処理することを可能としている
。これを実現するため、従来は主記憶装置をＪｌ、有す
る各処理装置に、自分以外の処理装置からのコマンドお
よびそれに付随する情報（例えは７１〜レスなど）を受
け取るポートをハードウェアで用意しており、多葉のハ
ードウェアを必要とする欠点があった。し、かも、複数
の処理装置から同時に発生する要求の優先順位制御や、
もともと詠処理装置に必要な論理部と該要求処理部の共
用化などを考慮すると、ますますハードウェア制御か複
雑になる欠点かあった。
本発明の目的は、主記憶装置をノ（有する多重処理装置
において、従来よりも少ないハードウェア量で、し、か
も制御が容易な処理装置間の制御方式を提供することに
ある。
において、従来よりも少ないハードウェア量で、し、か
も制御が容易な処理装置間の制御方式を提供することに
ある。
本発明は、そ、ｔＬそれの処理装置からのアクセス可能
なハードウェア専用メモリを主記憶装置上に設定し、そ
のメモリを介し７てコマン１〜やそれに付随する情報な
どを各処理装置でやりとりすることを特徴とする。
なハードウェア専用メモリを主記憶装置上に設定し、そ
のメモリを介し７てコマン１〜やそれに付随する情報な
どを各処理装置でやりとりすることを特徴とする。
以下１本発明の一実施例を図面を用いて詳細に説明する
。
。
第１図は本発明で対象とする多重処理装置のシステム構
成例を示す。第１図において、２はマイク［Ｉプログラ
ムで制御される処理装置０（以下。
成例を示す。第１図において、２はマイク［Ｉプログラ
ムで制御される処理装置０（以下。
ＣＰＵ０と言己す）、３は同じくマイクロプログラムで
制御さ扛る処理装置１ （以下、Ｃ，Ｐ Ｕ １と記す
）、４はＣＰＵ０とＣＰＵＩが共有する主記憶装置（以
下１ＭＳと記す）である。 １０はＭＳ内に設置された
ＣＰＵ０およびＣＰＵ１からアクセス可能なハードウェ
ア専用メモリであり、ＣＰＵ０からＣ，Ｐ Ｕ １への
又はＣＰＵＩからＣＰＵ０へのコマンドおよびその付随
情報が格納さ扛る。信号線１００はＣＰＵ０からＭＳ４
に対するアクセス要求、ハードウェア専用メモリ１０の
ア１くレス。
制御さ扛る処理装置１ （以下、Ｃ，Ｐ Ｕ １と記す
）、４はＣＰＵ０とＣＰＵＩが共有する主記憶装置（以
下１ＭＳと記す）である。 １０はＭＳ内に設置された
ＣＰＵ０およびＣＰＵ１からアクセス可能なハードウェ
ア専用メモリであり、ＣＰＵ０からＣ，Ｐ Ｕ １への
又はＣＰＵＩからＣＰＵ０へのコマンドおよびその付随
情報が格納さ扛る。信号線１００はＣＰＵ０からＭＳ４
に対するアクセス要求、ハードウェア専用メモリ１０の
ア１くレス。
格納データなどが乗り、信号線２００には該要求に対す
るハードウェア専用メモリｌＯのデータが乗る。信号線
３００はＣＰＵＩからＭＳ４に対するアクセス要求、ハ
ードウェア専用メモリ１０のアドレス、格納データなど
が乗り、信号線４００にはＪへ鼓求に対するハードウェ
ア専用メモリ１０のデータが乗る。信号線５００はＣＰ
Ｕ０からＣＰＵＩへ処理要求があることを連絡するため
の、又はＣＰＵＩからの要求による処理の完了信号が乗
る線である。信号線６００はＣＰＵＩからＣＰＵ０へ処
理要求であることを連絡するための、あるいはＣＰＵ０
からの要求による処理の完了信号が乗る線である。
るハードウェア専用メモリｌＯのデータが乗る。信号線
３００はＣＰＵＩからＭＳ４に対するアクセス要求、ハ
ードウェア専用メモリ１０のアドレス、格納データなど
が乗り、信号線４００にはＪへ鼓求に対するハードウェ
ア専用メモリ１０のデータが乗る。信号線５００はＣＰ
Ｕ０からＣＰＵＩへ処理要求があることを連絡するため
の、又はＣＰＵＩからの要求による処理の完了信号が乗
る線である。信号線６００はＣＰＵＩからＣＰＵ０へ処
理要求であることを連絡するための、あるいはＣＰＵ０
からの要求による処理の完了信号が乗る線である。
今、ＣＰＵ０からＣＰＵＩへ処理要求がある場合を仮定
する。ＣＰＵ、０は信号線１００を介してＣ，Ｐ Ｕ
ｌに対する処理要求コマンドおよび付随情報をＭＳ４の
ハードウェア専用メモリＩＯに格納し、その後、信号線
５００を介してＣＰＵＩへ処理要求があることを連絡す
る。ＣＰＵＩは該要求により、処理の切れ目で信号線３
００を介してＭＳ４のハードウェア専用メモリ１０を読
出し要求を発行する。対応するデータは信号線４００を
介してＣＰ Ｕ １に伝えられる。ＣＰＵＩはＣＰＵ０
からの要求コマンドに従った処理を実行し、その処理の
完了を信号線６００を介して伝える。
する。ＣＰＵ、０は信号線１００を介してＣ，Ｐ Ｕ
ｌに対する処理要求コマンドおよび付随情報をＭＳ４の
ハードウェア専用メモリＩＯに格納し、その後、信号線
５００を介してＣＰＵＩへ処理要求があることを連絡す
る。ＣＰＵＩは該要求により、処理の切れ目で信号線３
００を介してＭＳ４のハードウェア専用メモリ１０を読
出し要求を発行する。対応するデータは信号線４００を
介してＣＰ Ｕ １に伝えられる。ＣＰＵＩはＣＰＵ０
からの要求コマンドに従った処理を実行し、その処理の
完了を信号線６００を介して伝える。
第２図はＣＰＵ０とＣＰＵＩの間のインタフェースの詳
細を示す・。第２図の信号線−５０１と５０２は第１図
の信号線５００に相当し、信号線６０１ど６０２は第１
図の信号線６００に相当する。
細を示す・。第２図の信号線−５０１と５０２は第１図
の信号線５００に相当し、信号線６０１ど６０２は第１
図の信号線６００に相当する。
Ｃ，ＰＵ、ＯからＣＰＵＩへ処理要求がある場合、ＣＰ
Ｕ０はＭＳ内の特別にアドレス付されたハードウェア専
用メモリに要求コマンド、付随情報（例えはアドレス）
を格納すると共に、所定マイクロ命令で信号線５５０に
よりラッチ５０をセットし、処理要求があることを信号
線５０１経由でＣＰＵＩへ知らせる。これにより、（Ｚ
Ｐ Ｕ ｌではラッチ６０がセットされ、二のどきＣ
ＰＵＩが動作中であれは（Ｂ号線６５３はｌＬ’ＯＮで
、アンド回路６２のアント条件が成立し、ｃｐｕｏは信
号線６０１により該処理要求が受付けられたことを知る
。
Ｕ０はＭＳ内の特別にアドレス付されたハードウェア専
用メモリに要求コマンド、付随情報（例えはアドレス）
を格納すると共に、所定マイクロ命令で信号線５５０に
よりラッチ５０をセットし、処理要求があることを信号
線５０１経由でＣＰＵＩへ知らせる。これにより、（Ｚ
Ｐ Ｕ ｌではラッチ６０がセットされ、二のどきＣ
ＰＵＩが動作中であれは（Ｂ号線６５３はｌＬ’ＯＮで
、アンド回路６２のアント条件が成立し、ｃｐｕｏは信
号線６０１により該処理要求が受付けられたことを知る
。
その後、ＣＰＵＩでは、処理の切れ目を示すＥＯＰ （
Ｅｎｄ ｏｆ ０ｐｅｒａｔｉｏｎ）信号が信号線６５
５に乗ると、アンド回路６１にてアンド条件が成立し１
．信号線６５１によりマイクロプログラムレベルの割込
み要求（ブレークイン要求）が発生する。
Ｅｎｄ ｏｆ ０ｐｅｒａｔｉｏｎ）信号が信号線６５
５に乗ると、アンド回路６１にてアンド条件が成立し１
．信号線６５１によりマイクロプログラムレベルの割込
み要求（ブレークイン要求）が発生する。
ＣＩ） Ｕ ｌは処理の切れ目でブレークインされると
、固定マイクロプログラムアドレスを発生り、、ＣＰＵ
１での該当マイクロプログラム処理ルーチンが起動され
る。該処理ルーチンでは予め決められた特定のアドレス
でＭＳのハードウェア専用メモリを読出し７、ＣＰＵ０
からＣＰＵＩへの該処理要求コマンドに従って処理を実
行する。その際、もし。
、固定マイクロプログラムアドレスを発生り、、ＣＰＵ
１での該当マイクロプログラム処理ルーチンが起動され
る。該処理ルーチンでは予め決められた特定のアドレス
でＭＳのハードウェア専用メモリを読出し７、ＣＰＵ０
からＣＰＵＩへの該処理要求コマンドに従って処理を実
行する。その際、もし。
付随情報が必要ならば、コマンドと同じくハードウェア
専用メモリより付随情報を読出して使用する。該処理ル
ーチンの最後で、ＣＰＵＩではマイクロプログラムがラ
ッチ６０をリセットするマイクロ命令を発行し、信号線
６５２により該ラッチ６０をリセットする。これにより
、アンド回路６２ではアンド条件が成立しなくなり、Ｃ
ＰＵ０は信号線６０１を介して処理が完了したことを知
る。
専用メモリより付随情報を読出して使用する。該処理ル
ーチンの最後で、ＣＰＵＩではマイクロプログラムがラ
ッチ６０をリセットするマイクロ命令を発行し、信号線
６５２により該ラッチ６０をリセットする。これにより
、アンド回路６２ではアンド条件が成立しなくなり、Ｃ
ＰＵ０は信号線６０１を介して処理が完了したことを知
る。
なお、ＣＰＵＩが停止状態であれば、信号線６５３はｌ
′″であり、この時、ＣＰＵ０からＣＰＵ１へ処理要求
があっても、アンド回路６２ではアンド条件がとれない
ので、ＣＰＵ０は常に該要求がＣＰＵＩで完了したと認
識する。これにより、ｃｐｕｏはＣＰＵＩが停止中でも
、ＣＰＵＩが該処理を完了したものと見なし、処理を続
行可能とする。また、信号線６５４は両ＣＰＵ間にまた
がって処理される命令でのデッドロックを避けるため、
該命令処理内でマイクロプログラムでテストされろため
の信号線である。
′″であり、この時、ＣＰＵ０からＣＰＵ１へ処理要求
があっても、アンド回路６２ではアンド条件がとれない
ので、ＣＰＵ０は常に該要求がＣＰＵＩで完了したと認
識する。これにより、ｃｐｕｏはＣＰＵＩが停止中でも
、ＣＰＵＩが該処理を完了したものと見なし、処理を続
行可能とする。また、信号線６５４は両ＣＰＵ間にまた
がって処理される命令でのデッドロックを避けるため、
該命令処理内でマイクロプログラムでテストされろため
の信号線である。
ＣＰＵＩからＣ，Ｐ Ｕ Ｏへ処理要求がある場合も同
様である。第２図の一点鎖線より下はその場合の構成で
ある。
様である。第２図の一点鎖線より下はその場合の構成で
ある。
第３図はハードウェア専用メモリの構成法の一例を示す
。メモリは、本例では１６バイトの長さを有し１、前半
８バイトはＣＰＵ０からＣＰＵＩへのコマンド及び積随
情報エリアとして使用され、後半８バイトはＣＰＵＩか
らＣＰＵ０へのコマンド及び付随情報エリアとして使用
される。ハードウェア専用メモリに格納されるコマンド
（ＣＭＤ）の−例を第４図に示す。
。メモリは、本例では１６バイトの長さを有し１、前半
８バイトはＣＰＵ０からＣＰＵＩへのコマンド及び積随
情報エリアとして使用され、後半８バイトはＣＰＵＩか
らＣＰＵ０へのコマンド及び付随情報エリアとして使用
される。ハードウェア専用メモリに格納されるコマンド
（ＣＭＤ）の−例を第４図に示す。
次に、本発明による命令処理の具体例を説明する。アド
レス変換バッファ’（ＴＬＢ）にメモリキー情報を登録
し７である処理装置では、ある処理装置がメモリキーを
Ｓ Ｓ Ｋ （Ｓｅｔ Ｓｔｏｒａｇｅ Ｋｅｙ）命令
で変更した時、そのＣＰＵと結合されている全てのＣＰ
［Ｊに対し、で、キーが変更されたこと、及び、各Ｃ
ＰＵ対応のＴＬＢをパージすることを知らせる必要があ
る。この処理フローを第５図に示す。
レス変換バッファ’（ＴＬＢ）にメモリキー情報を登録
し７である処理装置では、ある処理装置がメモリキーを
Ｓ Ｓ Ｋ （Ｓｅｔ Ｓｔｏｒａｇｅ Ｋｅｙ）命令
で変更した時、そのＣＰＵと結合されている全てのＣＰ
［Ｊに対し、で、キーが変更されたこと、及び、各Ｃ
ＰＵ対応のＴＬＢをパージすることを知らせる必要があ
る。この処理フローを第５図に示す。
今、（：ＰＵＯがＳＳＫ命令を実行し１、ＣＰＵ０から
ＣＰ’ＵＩ／＼ＰＰＴＬＢ要求が発行される場合を考え
る。ＣＰＵ０では、ＳＳＫ命令処理で多重処理装置モー
ド（ＭＰ）のテストを実行り、 （ステップ１）、もし
多重処理装置モードであると、ＭＳ内の予め決められた
ハードウェア専用メモリ（Ｔ−１８、Ａ ）にコマンド
（ＰＰＴＬＢＩ）と絶対アドレスを格納する（ステップ
２）。次に、ＣＰＵ０では、キーストレージに値をセッ
トした後（ステップ３）、Ｃ，ＰＵ１ヘブレークイン要
求を発行する共に（ステップ４）、自ＣＰＵのＰＰＴＬ
Ｂ動作を実行する（ステップ５）。ＣＰＵ１へのブレー
クイン要求は、第２図の信号線５５０→ラッチ５０→信
号線５０１を経由してＣＰＵＩへ伝えられる。
ＣＰ’ＵＩ／＼ＰＰＴＬＢ要求が発行される場合を考え
る。ＣＰＵ０では、ＳＳＫ命令処理で多重処理装置モー
ド（ＭＰ）のテストを実行り、 （ステップ１）、もし
多重処理装置モードであると、ＭＳ内の予め決められた
ハードウェア専用メモリ（Ｔ−１８、Ａ ）にコマンド
（ＰＰＴＬＢＩ）と絶対アドレスを格納する（ステップ
２）。次に、ＣＰＵ０では、キーストレージに値をセッ
トした後（ステップ３）、Ｃ，ＰＵ１ヘブレークイン要
求を発行する共に（ステップ４）、自ＣＰＵのＰＰＴＬ
Ｂ動作を実行する（ステップ５）。ＣＰＵ１へのブレー
クイン要求は、第２図の信号線５５０→ラッチ５０→信
号線５０１を経由してＣＰＵＩへ伝えられる。
ＣＰＵＩでは、処理の切れ口（ＥＯＰ）でブレークイン
を発生し、対応する処理ルーチン２０〜２２が起動さ狙
る。すなわち、ＣＰＵ０が格納した情報をハードウェア
専用メモリ（ＨＳ Ａ）から読出して２そのコマンＬ〜
を解読しくステップ２０）。
を発生し、対応する処理ルーチン２０〜２２が起動さ狙
る。すなわち、ＣＰＵ０が格納した情報をハードウェア
専用メモリ（ＨＳ Ａ）から読出して２そのコマンＬ〜
を解読しくステップ２０）。
絶対アドレスＰＰＴＬＢ動作を実行しくステップ２Ｉ）
、ランチ６０をリセットするマイクロ命令（Ｒｅ５ｔ
Ｉ ｎｕ Ｆ ｂｕｄ）を発行する（ステップ２２）。
、ランチ６０をリセットするマイクロ命令（Ｒｅ５ｔ
Ｉ ｎｕ Ｆ ｂｕｄ）を発行する（ステップ２２）。
ラッチ６０のリセッ１−は信号線６０１を介してＣＰＵ
０の処理ステップ６に反映さ九、ＳＳＫ命令の実行が完
了する。その後、ＣＰＵＩでは、ブレークインが発生し
ないと次に実行さ九るはすであった命令が処理される。
０の処理ステップ６に反映さ九、ＳＳＫ命令の実行が完
了する。その後、ＣＰＵＩでは、ブレークインが発生し
ないと次に実行さ九るはすであった命令が処理される。
ＣＰＵ０側のステップ６〜９は、ＣＰＵＩがＣＰＵ０か
らの要求を受付け、処理が完了するまでの時間監視を行
うルーチンであり、タイムオーバーの場合、マシンチェ
ークルーチンに処理が移る。
らの要求を受付け、処理が完了するまでの時間監視を行
うルーチンであり、タイムオーバーの場合、マシンチェ
ークルーチンに処理が移る。
ステップｌＯ〜【２は両ＣＰＵが同時にＳＳＫ命令を発
行し、た時のルーチンであり、ＣＰＵＩからのブレーク
イン要求があると（ステップ７）、ＣＰＵ０は自ＳＳＫ
命令の実行完了後、ＣＰＵＩが格納し、た情報をハード
ウェア専用メモリから読み出し、ＰＰＴＬＢ動作を実行
する。ステップ７は、第２図の信号線８０１のテストに
対応する。
行し、た時のルーチンであり、ＣＰＵＩからのブレーク
イン要求があると（ステップ７）、ＣＰＵ０は自ＳＳＫ
命令の実行完了後、ＣＰＵＩが格納し、た情報をハード
ウェア専用メモリから読み出し、ＰＰＴＬＢ動作を実行
する。ステップ７は、第２図の信号線８０１のテストに
対応する。
第５図では、−例としてＳＳＫ命令の処理のみを示し１
だが２本特許けＩＦＩＴＥ命令（■ｎｙＢ１ｉｄａＬｅ
Ｐ Ｂ（Ｈｅ Ｔ ａｂｌｅ Ｅ ｎｔｒｙ ）やＳ
ＩＧＰ命令（Ｓ ｉｇｎａｌＰ ｒｏｃｃｓｓｏｒ ）
の処理、その他、多重処理装置にｔｔけるＣＰＵ間の情
報のやりとりに有効である。
だが２本特許けＩＦＩＴＥ命令（■ｎｙＢ１ｉｄａＬｅ
Ｐ Ｂ（Ｈｅ Ｔ ａｂｌｅ Ｅ ｎｔｒｙ ）やＳ
ＩＧＰ命令（Ｓ ｉｇｎａｌＰ ｒｏｃｃｓｓｏｒ ）
の処理、その他、多重処理装置にｔｔけるＣＰＵ間の情
報のやりとりに有効である。
さらに本実施例では２台の多重処理装置の例を示したが
、３台以上の多重処理装置に本発明を適用できる。こと
は云うまでもない。
、３台以上の多重処理装置に本発明を適用できる。こと
は云うまでもない。
また、ハードウェア専用メモリとして主記憶装置上の一
部を割当てるとし、だが、新しく両ＣＰＵからアクセス
可能なメモリを使用することも可能である。
部を割当てるとし、だが、新しく両ＣＰＵからアクセス
可能なメモリを使用することも可能である。
以上説明し、た如く、本発明によれば、多重処理装置に
おいてＣＰＵ間で連銘をとりあって実行する処理に関し
・、従来に比べて非常に少ないインタフェース・ハード
ウェア量で実現でき、しかも制御が筒中で将来の拡張も
容易である。
おいてＣＰＵ間で連銘をとりあって実行する処理に関し
・、従来に比べて非常に少ないインタフェース・ハード
ウェア量で実現でき、しかも制御が筒中で将来の拡張も
容易である。
第１図は本発明が対象とする多処理装置の構成例を示す
図、第２図は本発明を適用した場合の処理装置間インタ
フェースの構成例を示す図、第３図はハードウェア専用
メモリの構成例を示す図、第４図はハードウェア専用メ
モリに格納するコマンドの−・例を示す図、第５図は本
発明による具体２．３・・処理装置、 ４・・・主記憶
装置。 ｌＯ・・ハードウェア専用メモリ。
図、第２図は本発明を適用した場合の処理装置間インタ
フェースの構成例を示す図、第３図はハードウェア専用
メモリの構成例を示す図、第４図はハードウェア専用メ
モリに格納するコマンドの−・例を示す図、第５図は本
発明による具体２．３・・処理装置、 ４・・・主記憶
装置。 ｌＯ・・ハードウェア専用メモリ。
Claims (1)
- （ｌｌｊｉ数の処理装置で上記憶装置を共有する多重処
理装置において、各処理装置からアクセス可能なハード
ウェア専用メモリを設け、ある処理装置（以下、第１処
理装置と記す）で他の処理装置（以下、第２処理装置と
記す）に対する処理要求が発生し、た場合、第１処理装
置は前記ハードウェア専用メモリに所定コマンドとそれ
に付随する情報を設定すると」ｔに第２処理装置に対し
て処理要求が発生し、たことを通知し、第２処理装置は
前記処理装置を受付けると、前記ハードウェア専用メモ
リを参照し、て当該コマンドに従った処理を実行し５．
それが完了すると第１処理装置に連絡することを特徴と
する多重処理装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8371984A JPS60229162A (ja) | 1984-04-27 | 1984-04-27 | 多重処理装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8371984A JPS60229162A (ja) | 1984-04-27 | 1984-04-27 | 多重処理装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229162A true JPS60229162A (ja) | 1985-11-14 |
Family
ID=13810318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8371984A Pending JPS60229162A (ja) | 1984-04-27 | 1984-04-27 | 多重処理装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229162A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667471A (en) * | 1979-11-02 | 1981-06-06 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS57152066A (en) * | 1981-03-16 | 1982-09-20 | Tokyo Electric Co Ltd | Opu communication system in multi-opu system |
-
1984
- 1984-04-27 JP JP8371984A patent/JPS60229162A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667471A (en) * | 1979-11-02 | 1981-06-06 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS57152066A (en) * | 1981-03-16 | 1982-09-20 | Tokyo Electric Co Ltd | Opu communication system in multi-opu system |
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