JPS60230732A - 回線多重化ｃｒｃ符号生成装置 - Google Patents
回線多重化ｃｒｃ符号生成装置Info
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- JPS60230732A JPS60230732A JP8710184A JP8710184A JPS60230732A JP S60230732 A JPS60230732 A JP S60230732A JP 8710184 A JP8710184 A JP 8710184A JP 8710184 A JP8710184 A JP 8710184A JP S60230732 A JPS60230732 A JP S60230732A
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- JP
- Japan
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- crc
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- calculation value
- data signal
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- 230000006870 function Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 4
- 238000003780 insertion Methods 0.000 description 4
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎ、
ｃｙ Ｃｈｅｃｋ）符号を使用するデータ誤り制御にお
いてデータ回線を多重化する回線多重化ＣＲＣ符号生成
装置に関するものである。
ｃｙ Ｃｈｅｃｋ）符号を使用するデータ誤り制御にお
いてデータ回線を多重化する回線多重化ＣＲＣ符号生成
装置に関するものである。
ＣＲＣ符号を使用する従来のデータ誤り制御において、
データ回線を多重化したものはないが、ＣＲＣ符号の生
成装置をデータ伝送路が収容する回線数だけ並列に設け
れば、各回線毎のＣＲＣ符号の生成は可能である。 し
かし、このようにすると、収容する回線数に比例して部
品が増加することにより装置が大型化し、また装置が大
型化すると伝送遅延量が増加することになる。
データ回線を多重化したものはないが、ＣＲＣ符号の生
成装置をデータ伝送路が収容する回線数だけ並列に設け
れば、各回線毎のＣＲＣ符号の生成は可能である。 し
かし、このようにすると、収容する回線数に比例して部
品が増加することにより装置が大型化し、また装置が大
型化すると伝送遅延量が増加することになる。
このような理由により、回線を多重化した小型のＣＲＣ
符号の生成装置の出現が要請されている。
符号の生成装置の出現が要請されている。
本発明は以上のような点に鑑みてなされたもので、その
目的とするところは、ＣＲＣ符号の生成装置を２つ使用
しＣＲＣ符号の生成を時分割で行なうことにより、回線
を多重化するとともに装置を小型にし伝送遅延量を抑制
することにある。
目的とするところは、ＣＲＣ符号の生成装置を２つ使用
しＣＲＣ符号の生成を時分割で行なうことにより、回線
を多重化するとともに装置を小型にし伝送遅延量を抑制
することにある。
以下、本発明を実施例に基づき詳細に説明する。
第１図は本発明に係わる装置の一実施例を示す系統図、
第２図はその動作説明図である。
第２図はその動作説明図である。
第１図において、Ｓｌは入力データ信号、ｓ２は出力デ
ータ信号、ｓ３は入力データ信号ｓ１との同期をとるた
めのデータ信号・タイミング・クロックであり、１及び
２は入力データ信号３１などからＣＲＣ符号を生成する
ための第１及び第２のＣＲＣ符号生成部、３は入力デー
タ信号ｓ１にＣＲＣ符号を挿入するためのＣＲＣ符号挿
入部、４は退避すべきＣＲＣ演算値を選択する退避ＣＲ
Ｃ演算値選択部、５はロードすべきＣＲＣ演算値を選択
するロードＣＲＣ演算値選択部、６は制御パルス発生部
、７は一時退避するＣＲＣ演算値を記憶するり一ド・ラ
イト・メモリーである。
ータ信号、ｓ３は入力データ信号ｓ１との同期をとるた
めのデータ信号・タイミング・クロックであり、１及び
２は入力データ信号３１などからＣＲＣ符号を生成する
ための第１及び第２のＣＲＣ符号生成部、３は入力デー
タ信号ｓ１にＣＲＣ符号を挿入するためのＣＲＣ符号挿
入部、４は退避すべきＣＲＣ演算値を選択する退避ＣＲ
Ｃ演算値選択部、５はロードすべきＣＲＣ演算値を選択
するロードＣＲＣ演算値選択部、６は制御パルス発生部
、７は一時退避するＣＲＣ演算値を記憶するり一ド・ラ
イト・メモリーである。
以下のように構成された装置の動作について第 −２図
を用いて説明する。
を用いて説明する。
第２図（ａｌの１．ｊ！’、Ｎ−１，Ｎは第１番フレー
ム、 第１番フレーム、第Ｎ−１番フレーム、第１番フ
レームを示し、第２図（Ｃ１の１０はＣＲＣ符号挿入の
区間、第２図（ｄ）及び（ｅ）の１１はＣＲＣ符号符号
生成期初期化間、同図の１２はＣＲＣ演算の区間、同図
の１３はＣＲＣ演算値退避の区間、同図の１４はＣＲＣ
演算値ロードの区間である。 第２図（ｆ）の１５はメ
モリー・リード区間、同図の１６はメモリー・ライト区
間であり、第２図（ｇ＋のｅ、”〜ｅ、、゛は回線ｉに
対応するＣＲＣ符号、同図のＦ１〜ＰＫは回線ｉ同期パ
ターンである。 ここでは第２図（ａｌに示すデータ信
号を第Ｐ番データ信号としである。
ム、 第１番フレーム、第Ｎ−１番フレーム、第１番フ
レームを示し、第２図（Ｃ１の１０はＣＲＣ符号挿入の
区間、第２図（ｄ）及び（ｅ）の１１はＣＲＣ符号符号
生成期初期化間、同図の１２はＣＲＣ演算の区間、同図
の１３はＣＲＣ演算値退避の区間、同図の１４はＣＲＣ
演算値ロードの区間である。 第２図（ｆ）の１５はメ
モリー・リード区間、同図の１６はメモリー・ライト区
間であり、第２図（ｇ＋のｅ、”〜ｅ、、゛は回線ｉに
対応するＣＲＣ符号、同図のＦ１〜ＰＫは回線ｉ同期パ
ターンである。 ここでは第２図（ａｌに示すデータ信
号を第Ｐ番データ信号としである。
先ず、第２回出）に示す第１番フレームのステータスビ
ット１〜ｍの区間において、第ｐ−１番データ信号の第
１番フレームの回線１〜ｍのＣＲＣ符号をリード・ライ
ト・メモリー７から読み出しＣＲＣ符号挿入部３へ送出
することにより、そのステータスビット１〜ｍに読み出
したＣＲＣ符号を挿入する。 なおＣＲＣ符号パターン
の一例をステータスビットｉについて第２図（ｇ）に示
す。
ット１〜ｍの区間において、第ｐ−１番データ信号の第
１番フレームの回線１〜ｍのＣＲＣ符号をリード・ライ
ト・メモリー７から読み出しＣＲＣ符号挿入部３へ送出
することにより、そのステータスビット１〜ｍに読み出
したＣＲＣ符号を挿入する。 なおＣＲＣ符号パターン
の一例をステータスビットｉについて第２図（ｇ）に示
す。
次に第２図（ｂｌに示す第４番フレームの回ｗＡｌの区
間では、ＣＲＣ符号符号生成炉１線１のデータを取り入
れて第２図Ｔｄｌに示す区間１２でＣＲＣ演算を行ない
、第２図（ｂ）に示す回線２の区間では、ＣＲＣ符号符
号生成炉２線２のデータを取り入れて第２図＋ｅｌに示
す区間１２でＣＲＣ演算を行なう。
間では、ＣＲＣ符号符号生成炉１線１のデータを取り入
れて第２図Ｔｄｌに示す区間１２でＣＲＣ演算を行ない
、第２図（ｂ）に示す回線２の区間では、ＣＲＣ符号符
号生成炉２線２のデータを取り入れて第２図＋ｅｌに示
す区間１２でＣＲＣ演算を行なう。
ＣＲＣ符号符号生成炉２ＲＣ演算をしているときＣＲＣ
符号符号生成炉１いては、回線１に係わるＣＲＣ演算値
を第２図（ｄｌに示す区間１３でリード・ライト・メモ
リー７に退避して、その後直ちに同図に示す区間１４で
リード・ライト・メモリー７に退避していた回線３のＣ
ＲＣ演算値をロードする。
符号符号生成炉１いては、回線１に係わるＣＲＣ演算値
を第２図（ｄｌに示す区間１３でリード・ライト・メモ
リー７に退避して、その後直ちに同図に示す区間１４で
リード・ライト・メモリー７に退避していた回線３のＣ
ＲＣ演算値をロードする。
なお、第２図（ｄ）に示す区間１３及び１４は第２図（
ｆｌに示す区間１６及び１５に対応する。
ｆｌに示す区間１６及び１５に対応する。
このようにＣＲＣ符号符号生成炉１．ある回線ニ係わる
ＣＲＣ演算をある区間で実行しているときには、その１
つ前の回線に係わるＣＲＣ演算値をＣＲＣ符号符号生成
炉２リード・ライト・メモリー７へ退避するとともにそ
の次の回線に係わる１つ前までのフレームのＣＲＣ演算
値をリード・ライト・メモリー７からＣＲＣ符号生成部
２ヘロードする。 次の区間では、ＣＲＣ符号符号生成
炉２ＲＣ演算を行ない、ＣＲＣ符号符号生成炉１ＲＣ演
算値の退避・ロードを行なう。
ＣＲＣ演算をある区間で実行しているときには、その１
つ前の回線に係わるＣＲＣ演算値をＣＲＣ符号符号生成
炉２リード・ライト・メモリー７へ退避するとともにそ
の次の回線に係わる１つ前までのフレームのＣＲＣ演算
値をリード・ライト・メモリー７からＣＲＣ符号生成部
２ヘロードする。 次の区間では、ＣＲＣ符号符号生成
炉２ＲＣ演算を行ない、ＣＲＣ符号符号生成炉１ＲＣ演
算値の退避・ロードを行なう。
以上のような動作がデータ信号のＮフレーム区間繰り返
される。 ただし、第１番フレームは特殊であって、Ｃ
ＲＣ符号符号生成炉１２にはリード・ライト・メモリー
７からのＣＲＣ演算値のロードはなく初期化されている
ものとする。 あるデータ信号のＮフレーム区間繰り返
されて得られた各回線のＣＲＣ演算値は、その次のデー
タ信号のＮフレーム区間で、フレーム番号及び回線番号
に対応したステータスビットに挿入される。
される。 ただし、第１番フレームは特殊であって、Ｃ
ＲＣ符号符号生成炉１２にはリード・ライト・メモリー
７からのＣＲＣ演算値のロードはなく初期化されている
ものとする。 あるデータ信号のＮフレーム区間繰り返
されて得られた各回線のＣＲＣ演算値は、その次のデー
タ信号のＮフレーム区間で、フレーム番号及び回線番号
に対応したステータスビットに挿入される。
シーケンスチェックの生成多項式が６次の場合の本発明
の一実施例を第３図に示す。 第３図において第１図と
同一部分又は相等部分には同一符号が付してあり、２０
．２１及び２２．２３はＣＲＣ符号生成部１及び２を制
御する制御信号、２４及び２５゜２６は退避ＣＲＣ演算
値選択部４及びロードＣＲＣ演算値選択部５を制御する
制御信号である。
の一実施例を第３図に示す。 第３図において第１図と
同一部分又は相等部分には同一符号が付してあり、２０
．２１及び２２．２３はＣＲＣ符号生成部１及び２を制
御する制御信号、２４及び２５゜２６は退避ＣＲＣ演算
値選択部４及びロードＣＲＣ演算値選択部５を制御する
制御信号である。
次に、以上のような装置について第２図（ｄｌ 、 （
ｅｌ及び第３図を用いてその動作を説明する。 制御信
号２０．２２は第２図（ｄｌ及び（ｅ）に示す区間１２
のときハイレベルとなり、区間１１．１３．１４のとき
ローレベルとなる。 ２０又は２２がハイレベルのとき
はＣＲＣ符号符号生成文１２のＣＲＣ演算を可能とする
。
ｅｌ及び第３図を用いてその動作を説明する。 制御信
号２０．２２は第２図（ｄｌ及び（ｅ）に示す区間１２
のときハイレベルとなり、区間１１．１３．１４のとき
ローレベルとなる。 ２０又は２２がハイレベルのとき
はＣＲＣ符号符号生成文１２のＣＲＣ演算を可能とする
。
２０又は２１がローレベルのときは、区間１１において
はＣＲＣ符号生成部ｌ及び２を初期化し、区間１３にお
いては制御信号２４により選択されたＣＲＣ符号符号生
成文１２のＣＲＣ演算値をリード・ライト・メモリー７
へ退避し、区間１４においては制御信号２５．２６によ
り選択されたＣＲＣ符号符号生成文１２ヘリード・ライ
ト・メモリー７からＣＲＣ演算値をロードする。 また
、制御信号２１．２３はデータ信号・タイミング・クロ
ックＳ３を停止にしてＣＲＣ符号符号生成文１を休止さ
せる。 ＣＲＣ符号符号生成文１の休止区間は第２図（
ｄｌ 、 （ｅｌにおいて破線で示されている。
はＣＲＣ符号生成部ｌ及び２を初期化し、区間１３にお
いては制御信号２４により選択されたＣＲＣ符号符号生
成文１２のＣＲＣ演算値をリード・ライト・メモリー７
へ退避し、区間１４においては制御信号２５．２６によ
り選択されたＣＲＣ符号符号生成文１２ヘリード・ライ
ト・メモリー７からＣＲＣ演算値をロードする。 また
、制御信号２１．２３はデータ信号・タイミング・クロ
ックＳ３を停止にしてＣＲＣ符号符号生成文１を休止さ
せる。 ＣＲＣ符号符号生成文１の休止区間は第２図（
ｄｌ 、 （ｅｌにおいて破線で示されている。
なお、ＣＲＣ演算値を退避しておくためのリード・ライ
ト・メモリー７の容量は、回線数ｍ、クシ−ンスチェッ
クの生成多項式をｎ次とすれば、少なくともｍ’ｎビッ
ト必要である。
ト・メモリー７の容量は、回線数ｍ、クシ−ンスチェッ
クの生成多項式をｎ次とすれば、少なくともｍ’ｎビッ
ト必要である。
本発明は、以上述べたように２つのＣＲＣ符号生成部に
対しＣＲＣ演算及びＣＲＣ演算値の退避・ロードを交互
に行なわせるようにしたので、時分割により回線を多重
化するとともに装置を小型にし伝送遅延を抑制できる効
果がある。
対しＣＲＣ演算及びＣＲＣ演算値の退避・ロードを交互
に行なわせるようにしたので、時分割により回線を多重
化するとともに装置を小型にし伝送遅延を抑制できる効
果がある。
第１図は本廃明に係わる装置の一実施例を示す系統図、
第２図はその動作説明図、第３図はそのチェックシーケ
ンスの生成多項式が６次の場合の回路図である。 Ｓｌ、Ｓ２・・・・データ信号、Ｓ３・・・・データ信
号・タイミング・クロック、１，２・・・・ＣＲＣ符号
生成部、３・・・・ＣＲＣ符号挿入部、４・・・・退避
ＣＲＣ演算値選択部、５・・・・ロードＣＲＣ演算値選
択部、６・・・・制御パルス発生部、７・・・・リード
・ライト・メモリー、１０・・・・挿入区間、１１・・
・・初期化区間、１２・・・・ＣＲＣ演算区間、１３・
・・・退避区間、１４・・・・ロード区間、１５・・・
・メそロー・リード区間、１６・・・・メモリー・ライ
ト区間、２０．２１・・・・第１のＣＲＣ符号生成部制
御信号、２２．２３・・・・第２のＣＲＣ符号生成部制
御信号、２４・・・・退避ＣＲＣ演算演算値選択欄制御
信号５．２６・・・・ロードＣＲＣ演算値選択部制御信
号。 特許出願人 日本電気株式会社 代理人山川政樹（はが２名）
第２図はその動作説明図、第３図はそのチェックシーケ
ンスの生成多項式が６次の場合の回路図である。 Ｓｌ、Ｓ２・・・・データ信号、Ｓ３・・・・データ信
号・タイミング・クロック、１，２・・・・ＣＲＣ符号
生成部、３・・・・ＣＲＣ符号挿入部、４・・・・退避
ＣＲＣ演算値選択部、５・・・・ロードＣＲＣ演算値選
択部、６・・・・制御パルス発生部、７・・・・リード
・ライト・メモリー、１０・・・・挿入区間、１１・・
・・初期化区間、１２・・・・ＣＲＣ演算区間、１３・
・・・退避区間、１４・・・・ロード区間、１５・・・
・メそロー・リード区間、１６・・・・メモリー・ライ
ト区間、２０．２１・・・・第１のＣＲＣ符号生成部制
御信号、２２．２３・・・・第２のＣＲＣ符号生成部制
御信号、２４・・・・退避ＣＲＣ演算演算値選択欄制御
信号５．２６・・・・ロードＣＲＣ演算値選択部制御信
号。 特許出願人 日本電気株式会社 代理人山川政樹（はが２名）
Claims (1)
- 複数回線が時分割多重化されているデータ列を取り込み
２回線毎のＣＲＣ演算を時分割にて行なう２つのＣＲＣ
符号生成部と、前記２つのＣＲＣ符号生成部のうちの一
方のＣＲＣ演算値を選択し退避させる機能を有する退避
ＣＲＣ演算値選択部と、前記退避したＣＲＣ演算値を一
時記憶するリード・ライト・メモリーと、前記２つのＣ
ＲＣ符号生成部のうちＣＲＣ演算値を退避させた方のＣ
ＲＣ符号生成部を選択し、前記リード・ライト・メモリ
ーに記憶されたＣＲＣ演算値をロードさせるロードＣＲ
Ｃ演算値選択部と、前記２つのＣＲＣ符号生成部のＣＲ
Ｃ演算値の退避、ロード及び初期化を指示し、前記退避
ＣＲＣ演算値選択部と前記ロードＣＲＣ演算値選択部と
の選択制御を行ない、リード・ライト・メモリーのすべ
ての制御を司る制御パルス発生部とから成る回線多重化
ＣＲＣ符号生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8710184A JPS60230732A (ja) | 1984-04-28 | 1984-04-28 | 回線多重化ｃｒｃ符号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8710184A JPS60230732A (ja) | 1984-04-28 | 1984-04-28 | 回線多重化ｃｒｃ符号生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230732A true JPS60230732A (ja) | 1985-11-16 |
Family
ID=13905555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8710184A Pending JPS60230732A (ja) | 1984-04-28 | 1984-04-28 | 回線多重化ｃｒｃ符号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230732A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130991A (en) * | 1987-12-08 | 1992-07-14 | Hitachi, Ltd. | Method and apparatus for crc computation |
| JPH0629952A (ja) * | 1992-07-09 | 1994-02-04 | Nec Corp | 時分割多重回線のｃｒｃチェック方式 |
| EP0729674A4 (en) * | 1993-11-04 | 1997-10-15 | Cirrus Logic Inc | METHOD AND DEVICE FOR TESTING CYCLIC REDUNDANCY |
| JP2005208902A (ja) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | データ保証制御装置 |
-
1984
- 1984-04-28 JP JP8710184A patent/JPS60230732A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130991A (en) * | 1987-12-08 | 1992-07-14 | Hitachi, Ltd. | Method and apparatus for crc computation |
| JPH0629952A (ja) * | 1992-07-09 | 1994-02-04 | Nec Corp | 時分割多重回線のｃｒｃチェック方式 |
| EP0729674A4 (en) * | 1993-11-04 | 1997-10-15 | Cirrus Logic Inc | METHOD AND DEVICE FOR TESTING CYCLIC REDUNDANCY |
| JP2005208902A (ja) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | データ保証制御装置 |
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