JPS60232796A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS60232796A JPS60232796A JP8894284A JP8894284A JPS60232796A JP S60232796 A JPS60232796 A JP S60232796A JP 8894284 A JP8894284 A JP 8894284A JP 8894284 A JP8894284 A JP 8894284A JP S60232796 A JPS60232796 A JP S60232796A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- register
- inversion
- transmission
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 21
- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 101150034459 Parpbp gene Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、データ処理装置において複数のレジスタの１
つを選択して受信レジスタにデータ転送する論理回路に
関し、特に転送データのチェックを正確に行なうための
改良に関する。
つを選択して受信レジスタにデータ転送する論理回路に
関し、特に転送データのチェックを正確に行なうための
改良に関する。
従来技術
従来、この種論理回路は、第１図に示すように、複数の
送信レジスタ１１〜ｉｎの出力を選択回路２に入力させ
、選択回路２は選択信号４に従って、任意のレジスタ出
力を選択して受信レジスタ３に入力させるように構成さ
れている。転送データが正しく転送されたか否かをチェ
ックするために、各送信レジスタは、データビットにパ
リティビットを付加して転送し、受信レジスタ３に格納
されたデータは、図示されないチェック回路によってパ
リティチェックされる。
送信レジスタ１１〜ｉｎの出力を選択回路２に入力させ
、選択回路２は選択信号４に従って、任意のレジスタ出
力を選択して受信レジスタ３に入力させるように構成さ
れている。転送データが正しく転送されたか否かをチェ
ックするために、各送信レジスタは、データビットにパ
リティビットを付加して転送し、受信レジスタ３に格納
されたデータは、図示されないチェック回路によってパ
リティチェックされる。
上述した従来の論理回路は、データ転送路上で発生した
データ誤りは、パリティチェックによって即座に検出す
ることが可能である。しかし１選択回路２の故障等によ
って、間違った送信レジスタのデータが受信レジスタ３
に格納された場合は、パリティチェックによって誤りを
発見することができないため１間違ったデータがそのま
ま転送されてしまい、データ処理装置が誤動作すること
になるという欠点がある。この誤りは、ソフトウェア的
に検出された場合は勿論の事、ハードウェアまたはファ
ームウェア的に不正データが検出されたとしても、その
原因を見つけることは極めて困難である。
データ誤りは、パリティチェックによって即座に検出す
ることが可能である。しかし１選択回路２の故障等によ
って、間違った送信レジスタのデータが受信レジスタ３
に格納された場合は、パリティチェックによって誤りを
発見することができないため１間違ったデータがそのま
ま転送されてしまい、データ処理装置が誤動作すること
になるという欠点がある。この誤りは、ソフトウェア的
に検出された場合は勿論の事、ハードウェアまたはファ
ームウェア的に不正データが検出されたとしても、その
原因を見つけることは極めて困難である。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、選択回路
等の故障によって間違ったデータが転送された場合にも
誤りを検出することが可能な論理回路を提供することに
ある。
等の故障によって間違ったデータが転送された場合にも
誤りを検出することが可能な論理回路を提供することに
ある。
発明の構成
本発明の論理回路は、データビットとパリティビットを
蓄積する複数の送信レジスタと、該複数の送信レジスタ
の出力を選択信号によって択一的に選択して受信レジス
タに供給する選択回路と、該選択回路の出力を格納する
受信レジスタと、該受信レジスタのデータビットとパリ
ティビットをチェックするパリティチェック回路とを備
えた論理回路において、前記複数の送信レジスタの出力
するパリティビットをそれぞれ反転させる複数の反転回
路と、前記選択信号をデコードして選択すべき送信レジ
スタに対応する前記反転回路の反転動作を禁止するデコ
ーダとを備えたことを特徴とする。
蓄積する複数の送信レジスタと、該複数の送信レジスタ
の出力を選択信号によって択一的に選択して受信レジス
タに供給する選択回路と、該選択回路の出力を格納する
受信レジスタと、該受信レジスタのデータビットとパリ
ティビットをチェックするパリティチェック回路とを備
えた論理回路において、前記複数の送信レジスタの出力
するパリティビットをそれぞれ反転させる複数の反転回
路と、前記選択信号をデコードして選択すべき送信レジ
スタに対応する前記反転回路の反転動作を禁止するデコ
ーダとを備えたことを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第２図は、本発明の一実施例を示すブロック図である。
今、複数の送信レジスタ１１−１４には、それぞれ８ビ
ツトのデータと１ビツトのパリティビットが格納されて
いるものとする。各送信レジスタの８ビツトのデータ出
力は、それぞれ選択回路２に入力させ、各送信レジスタ
のパリティビット出力は、それぞれ反転回路７１〜７４
を介して選択回路２に入力させる０選択回路２は、選択
信号４１と４２を入力し、該選択信号に応じて任意の送
信レジスタおよびそれに対応する反転回路の出力を選択
して受信レジスタ３に供給する。一方、デコード回路５
は、選択信号４１′と４２′とを入力してこれをデコー
ドし、選択すべき送信レジスタに対応する信号線（６１
〜６４）をハイレベルとする。これにより、選択すべき
送信レジスタに接続された反転回路は反転動作が禁止さ
れ、他の反転回路はそれぞれのパリティビットを反転さ
せて選択回路２に供給する。例えば、選択信号４１ 、
４２か’ｏｏ”で送信レジスタ１１を選択する場合には
、信号線６１が“１″で他の信号線はすべて“°０″と
なる。従って、反転回路７１は送信レジスタ１１のパリ
ティビットをそのまま通過させて選択回路２に供給し、
反転回路７２〜７４はそれぞれのパリビットを反転させ
て選択回路２に供給する。同様に、選択信号が°“Ｏ１
″゛の場合は、信号線６２がｌ ”となり、′Ｊ！釈信
号が’１０”の場合は信号！１６３が１″となり、選択
信号が°“１１”のときは信号線６４が“°ｌ″となる
。
ツトのデータと１ビツトのパリティビットが格納されて
いるものとする。各送信レジスタの８ビツトのデータ出
力は、それぞれ選択回路２に入力させ、各送信レジスタ
のパリティビット出力は、それぞれ反転回路７１〜７４
を介して選択回路２に入力させる０選択回路２は、選択
信号４１と４２を入力し、該選択信号に応じて任意の送
信レジスタおよびそれに対応する反転回路の出力を選択
して受信レジスタ３に供給する。一方、デコード回路５
は、選択信号４１′と４２′とを入力してこれをデコー
ドし、選択すべき送信レジスタに対応する信号線（６１
〜６４）をハイレベルとする。これにより、選択すべき
送信レジスタに接続された反転回路は反転動作が禁止さ
れ、他の反転回路はそれぞれのパリティビットを反転さ
せて選択回路２に供給する。例えば、選択信号４１ 、
４２か’ｏｏ”で送信レジスタ１１を選択する場合には
、信号線６１が“１″で他の信号線はすべて“°０″と
なる。従って、反転回路７１は送信レジスタ１１のパリ
ティビットをそのまま通過させて選択回路２に供給し、
反転回路７２〜７４はそれぞれのパリビットを反転させ
て選択回路２に供給する。同様に、選択信号が°“Ｏ１
″゛の場合は、信号線６２がｌ ”となり、′Ｊ！釈信
号が’１０”の場合は信号！１６３が１″となり、選択
信号が°“１１”のときは信号線６４が“°ｌ″となる
。
今、送信レジスタ１１〜１４のデータビットがすべて°
’ｏｏｏｏ ｏｏｏｏ″であり、パリティビットがすべ
て°“１″であり、選択信号が００”であると仮定する
と、送信レジスタ１１のデータ例えば°“００００ｏｏ
ｏｏ”とパリティビット” １ ”が出力され、反転回
路７１はパリティビット”１″を選択回路２に供給する
。従って１選択回路２が正しく送信レジスタ１１を選択
したときは、送信レジスタ１１の出力するデータ゛’ｏ
ｏｏｏ ｏｏｏｏ”と反転回路７１の出力“ｌ”とが受
信レジスタ３に転送されて格納される。受信レジスタ３
に格納されたデータ”ｏｏｏｏ ｏｏｏｏ″とパリティ
°°ｌ″とがパリティチェック回路８によってチェック
される。しかし、選択回路２の入力回路の故障等によっ
て、例えば選択信号４１が” １ ”に誤ったときは、
選択回路２は送信レジスタ１３を選択するから、デーダ
“ｏｏｏｏ ｏｏｏｏ″と、反転回路７３の出力する反
転されたパリティビット” ｏ ”とが受信レジスタ３
に転送され、パリティチェック回路８によって誤りが検
出される０選択信号４１’、４２′側が誤った場合にも
勿論誤りが発見される。
’ｏｏｏｏ ｏｏｏｏ″であり、パリティビットがすべ
て°“１″であり、選択信号が００”であると仮定する
と、送信レジスタ１１のデータ例えば°“００００ｏｏ
ｏｏ”とパリティビット” １ ”が出力され、反転回
路７１はパリティビット”１″を選択回路２に供給する
。従って１選択回路２が正しく送信レジスタ１１を選択
したときは、送信レジスタ１１の出力するデータ゛’ｏ
ｏｏｏ ｏｏｏｏ”と反転回路７１の出力“ｌ”とが受
信レジスタ３に転送されて格納される。受信レジスタ３
に格納されたデータ”ｏｏｏｏ ｏｏｏｏ″とパリティ
°°ｌ″とがパリティチェック回路８によってチェック
される。しかし、選択回路２の入力回路の故障等によっ
て、例えば選択信号４１が” １ ”に誤ったときは、
選択回路２は送信レジスタ１３を選択するから、デーダ
“ｏｏｏｏ ｏｏｏｏ″と、反転回路７３の出力する反
転されたパリティビット” ｏ ”とが受信レジスタ３
に転送され、パリティチェック回路８によって誤りが検
出される０選択信号４１’、４２′側が誤った場合にも
勿論誤りが発見される。
発明の効果
以上のように、本発明においては、複数の送信レジスタ
の出力するパリティビットをそれぞれ反転せる反転回路
を設けて、選択回路には各送信レジスタの出力するデー
タおよび前記反転回路の出力を入力させ、他方において
、選択信号をデコードして選択すべき送信レジスタに対
応する前記反転回路の反転動作を禁止するように構成し
たから、前記選択回路が誤動作して間違った送信レジス
タの出力データが受信レジスタに転送されたときは、パ
リティチェックによって誤りを検出できるという効果か
ある。
の出力するパリティビットをそれぞれ反転せる反転回路
を設けて、選択回路には各送信レジスタの出力するデー
タおよび前記反転回路の出力を入力させ、他方において
、選択信号をデコードして選択すべき送信レジスタに対
応する前記反転回路の反転動作を禁止するように構成し
たから、前記選択回路が誤動作して間違った送信レジス
タの出力データが受信レジスタに転送されたときは、パ
リティチェックによって誤りを検出できるという効果か
ある。
第１図は従来の論理回路の一例を示すブロック図、第２
図は本発明の一実施例を示すブロック図である。 図において、２：選択回路、３：受信レジスタ、４．４
］、４２．４１’ 、４２’ ：選択信号、５：デコー
ド回路、８：パリティチェック回路、１１゜１２、＋３
．＋４：送信レジスタ、６１，６２，８３，８４：信号
線、？＋、 ７２，７３．７４：反転回路。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 ）・１１￥ｌ 牙２図
図は本発明の一実施例を示すブロック図である。 図において、２：選択回路、３：受信レジスタ、４．４
］、４２．４１’ 、４２’ ：選択信号、５：デコー
ド回路、８：パリティチェック回路、１１゜１２、＋３
．＋４：送信レジスタ、６１，６２，８３，８４：信号
線、？＋、 ７２，７３．７４：反転回路。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 ）・１１￥ｌ 牙２図
Claims (1)
- データビットとパリティビットを蓄積する複数の送信レ
ジスタと、該複数の送信レジスタの出力を選択信号によ
って択一的に選択して受信レジスタに供給する選択回路
と、該選択回路の出力を格納する受信レジスタと、該受
信レジスタのデータビットとパリティビットをチェック
するパリティチェック回路とを備えた論理回路において
、前記複数の送信レジスタの出力するパリティビットを
それぞれ反転させる複数の反転回路と、前記選択信号を
デコードして選択すべき送信レジスタに対応する前記反
転回路の反転動作を禁■卜するデコーダとを備えたこと
を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8894284A JPS60232796A (ja) | 1984-05-02 | 1984-05-02 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8894284A JPS60232796A (ja) | 1984-05-02 | 1984-05-02 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60232796A true JPS60232796A (ja) | 1985-11-19 |
Family
ID=13956931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8894284A Pending JPS60232796A (ja) | 1984-05-02 | 1984-05-02 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60232796A (ja) |
-
1984
- 1984-05-02 JP JP8894284A patent/JPS60232796A/ja active Pending
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