JPH04192038A - パリティチェック装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はパリティチェック装置に関する。

（従来の技術） ＲＯＭ、ＲＡＭ等のメモリへのり−ド／ライトやデータ
転送を行う際、チップ不良やノイズなどの原因によりデ
ータエラーが発生することがある。

そのため、従来より、そのデータエラーを検出するため
に、データ伝送系にはパリティチェック装置が設けられ
ている。

このパリティ回路はデータが正当な状態を維持している
かで伝送されているか否かをチェックするものである。

すなわち、送信側においては、伝送しようとするデータ
のパリティピットを作り、データと共にそのパリティを
付随させて伝送する。そして、受借倒においては、受信
データのパリティビットを生成し、この新たに生成した
パリティビットと、受信したパリティビットとを比較対
照し、両者が等しいなどの一定の関係を持っていれば、
受信データは正当な状態を維持していると判断し、そう
でなければデータエラーの発生と判断するようになって
いる。このようにして得られた結果をＣＰＵに通知し、
データエラー発生時はデータの伝送を中断し、誤ったデ
ータを伝送しないようにするとともに、システムの異常
認知も行っている。

しかしながら、データエラーは、純粋なデータ自体のエ
ラーの他に、データに付加したパリティビットのエラー
である場合もある。従来、このような場合でも純粋なデ
ータエラーと同等の扱いでＣＰＵに通知しており、これ
は無意味な処理の中断につながり効率低下の原因となっ
ている。

（発明が解決しようとする課題） このように従来のパリティチェック装置にあっては、パ
リティビットのエラーのために無意味なデータエラーの
検出かなされてしまうことがあった。

本発明は、このような問題点に鑑みてなされたもので、
その目的とするところは、パリティビットエラーが原因
で処理が無意味に中断することを排除するパリティチェ
ック装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明のパリティチェック装置は、チェック対象データ
についてパリティビットおよびそのパリティビットチェ
ック用のチェックビットを生成しチェック対象データに
その両者を付加したチェックビット付データとして伝送
するチェック対象データ伝送手段と、この伝送手段から
のチェックビット付データにおけるパリティビットとチ
ェックビットとを対照してチェックビットの正当性を検
査するパリティビット検査手段と、チェックビット付デ
ータのチェック対象データについて上記パリティビット
を用いてパリティチェックを行い、その結果がエラーで
あって且つパリティビット検査手段の８カかエラーであ
っても、正常データエラーとして判断するパリティチェ
ック手段とを備えている。

（作　用） 本発明によれば、データの伝送を行う場合、そのデータ
のパリティビットを付加する他に、このパリティビット
をチェックするためのチェックビットも付加し、パリテ
ィチェックの際には、パリティビットのチェックの結果
も反映し、パリティビットが誤っていてもパリティチニ
ツク結果を正当な結果として判断するようになっている
ので、パリティビットエラーが原因で処理が無意味に中
断することを排除することができ、処理効率の向上が図
れることになる。

（実施例） 以下に本発明の実施例について図面を参照しつつ説明す
る。

図は本発明の一実施例に係るパリティチェック装置のブ
ロック図である。

１はデータバス、２はチェックビット生成回路、３はメ
モリ、４はチェックビット付データバス、５はパリティ
ビット検査回路、６はパリティ検査回路である。

メモリ３に書込むデータはデータバス１を通じて送られ
てくる。このデータバス１上のデータ１０はチェックピ
ット生成回路２に与えられる。

このチェックピット生成回路２はデータ１０について２
種（偶数と奇数）のチェックビットを生成する。一方は
データ１０のパリティチェック用のものであるパリティ
ビットＰＢとされ、他方はパリティビットのチェック用
のものであるパリティチェックビットＰＣＢとして使用
される。

データ１０は、これら２種のチェックビット２０が付加
されてメモリ３に書込まれる。パリティビットおよびパ
リティチェックビットは、データ１０に対しその数ビッ
トに１ビツトの割合で付加される。その割合を０１デー
タ１０のデータ幅をＤと置けば、メモリ３のデータ幅Ｍ
は、“Ｍ−Ｄ＋ｎＰＢ＋ｎＰＣＢ”となる。

メモリ３からの読出しデータ３０はデータバス４に送出
される。このデータバス４上のチェックピット付データ
４０はパリティピット検査回路５に送られ、このパリテ
ィビット検査回路５によりパリティピットＰＢの正当性
がチェックされるようになっている。

このパリティビット検査回路５は排他的論理和回路から
なっており、両ビットＰＢ、ＰＣＢが互いに反転状態な
らば“Ｈ”　（正当）、同符号なら“Ｌ”　（不当）を
出力する。

パリティ検査回路６には、データ４０の他、このパリテ
ィビット検査回路５の出力信号５０が入力され、このパ
リティ検査回路６は、データ部分とＰＢ部分とでパリテ
ィチェックを行い、次のような検査結果を出すようにな
っている。

［ａｌ　　信号３０が“Ｌ”　（エラー）で、パリティ
チェック結果がエラーのときには、データは正常と見做
し、ＣＰＵにはデータエラーを通知しない。

［ｂ］　　信号３０が“Ｌ“　（エラー）で、パリティ
チェック結果が正常のときに゛はデータは正常と見做し
、ＣＰＵにはデータエラーを通知しない。

［Ｃ］　　信号３０が“Ｈ”　（正常）で、パリティチ
ェック結果がエラーのときにはデータエラーと見做し、
ＣＰＵにそのデータエラーを通知する。

［ｄコ　信号３０か“Ｈ”　（正常）で、パリティチェ
ック結果が正常のときにはデータを正常と見做し、ＣＰ
Ｕにデータエラーを通知しない。

上記から明らかなように、パリティビットＰＢかエラー
となってもＣＰＵにはデータエラーを通知しないため、
無意味なエラーによりＣＰＵの処理か中断されることが
ない。なお、符号６０はその通知信号を示すものである
。

以上、本発明の一実施例について説明したが、本発明は
これに限定されるものではなく、例えば、次のような場
合をも含むものである。

まず、上記実施例では、データ伝送手段が、メモリ３を
含むものとして構成され、データをメモリに書込むシス
テムを対象としているが、チャネル・入出力装置間のデ
ータ転送等、パリティチェックを用いるあらゆるものに
適用できるものである。

また、上記実施例ではパリティビットＰＢとパリティチ
ェックピットＰＣＢとを奇数と偶数との異種の関係に設
定しているが、両者ＰＢ、ＰＣＢは同種（奇数と奇数、
または、偶数と偶数）の関係にしても良い。

この場合には、パリティビット検査回路５をコンパレー
タで構成し、両者ＰＢ、ＰＣＢが同符号のとき“Ｈ”　
（正当）、反転状態なら“Ｌ”　（不当）を出力するよ
うにすれば良い。

〔発明の効果〕

以上説明したように本発明によれば、データの伝送を行
う場合、そのデータのパリティビットを付加する他に、
このパリティビットをチェックするためのチェックピッ
トも付加し、パリティチェックの際には、パリティビッ
トのチェックの結果も反映し、パリティビットが誤って
いてもパリティチェック結果を正当な結果として判断す
るようになっているので、パリティビットエラーが原因
で処理が無意味に中断することを排除することができ、
処理効率の向上が図れることになる。

【図面の簡単な説明】

図は本発明の一実施例に係るパリティチェック装置のブ
ロック図である。 １・・・データバス、２・・・チェックピット生成回路
、３・・・メモリ、４・・・チェックピット付データバ
ス、５・・パリティビット検査回路、６・・・パリティ
検査回路、１０・・・検査対象データ、２０・・・チェ
ックピット、３０・・・メモリ３からの読出しデータ、
４０・・・チェックピット付データバス、５０・・・パ
リティピット検査信号、６０・・・パリティ検査信号。 出願人代理人　　佐　　藤　　−雄

Claims (1)

1. 【特許請求の範囲】 チェック対象データについてパリテイビットおよび該パ
   リテイビットチェック用のチェックビットを生成し前記
   チェック対象データにその両者を付加したチェックビッ
   ト付データとして伝送するチェック対象データ伝送手段
   と、 該伝送手段からのチェックビット付データにおける前記
   パリテイビットと前記チェックビットとを対照して該チ
   ェックビットの正当性を検査するパリテイビット検査手
   段と、 前記チェックビット付データのチェック対象データにつ
   いて前記パリテイビットを用いてパリテイチェックを行
   い、その結果がエラーであって且つ前記パリテイビット
   検査手段の出力がエラーであっても、正常データとして
   判断するパリテイチェック手段と、 を備えているパリテイチェック装置。