JPH04340744A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04340744A JPH04340744A JP3113044A JP11304491A JPH04340744A JP H04340744 A JPH04340744 A JP H04340744A JP 3113044 A JP3113044 A JP 3113044A JP 11304491 A JP11304491 A JP 11304491A JP H04340744 A JPH04340744 A JP H04340744A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- trench
- oxide film
- type impurity
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置の製造方
法に関し、更に詳しくは、誘電体分離技術および選択エ
ピタキシャル技術により素子形成領域を形成し、その素
子形成領域に異なる素子を構築する方法に関する。
法に関し、更に詳しくは、誘電体分離技術および選択エ
ピタキシャル技術により素子形成領域を形成し、その素
子形成領域に異なる素子を構築する方法に関する。
【０００２】
【従来の技術】 従来より高耐圧を必要とする用途に
は島領域を完全に絶縁する誘電体分離法が用いられてい
る。図８乃至図１２はその従来例を経時的に示す模式断
面図である。Ｎ型半導体基板１０上にシリコン酸化膜１
１を形成する（図８）。次にそのシリコン酸化膜１１上
にレジスト１２を塗布した後、周知のフォトリソ法によ
りレジスト１２を開口し、そのレジスト１２直下のシリ
コン酸化膜１１を除去する（図９）。
は島領域を完全に絶縁する誘電体分離法が用いられてい
る。図８乃至図１２はその従来例を経時的に示す模式断
面図である。Ｎ型半導体基板１０上にシリコン酸化膜１
１を形成する（図８）。次にそのシリコン酸化膜１１上
にレジスト１２を塗布した後、周知のフォトリソ法によ
りレジスト１２を開口し、そのレジスト１２直下のシリ
コン酸化膜１１を除去する（図９）。
【０００３】次にシリコン酸化膜１１上に残存するレジ
スト１２を除去し、シリコン酸化膜１１をマスクにして
半導体基板１０をウェットエッチングすることによりＶ
溝１６を形成する（図１０）。次に、シリコン酸化膜１
１を除去した後、Ｎ＋ 不純物たとえばアンチモン等を
所定の厚さに沈積しＮ＋不純物拡散層１３を形成すると
同時に、その後そのＮ＋ 不純物拡散層１３上に酸化ド
ライブを行うことにより、酸化膜１４を形成する（図１
１）。
スト１２を除去し、シリコン酸化膜１１をマスクにして
半導体基板１０をウェットエッチングすることによりＶ
溝１６を形成する（図１０）。次に、シリコン酸化膜１
１を除去した後、Ｎ＋ 不純物たとえばアンチモン等を
所定の厚さに沈積しＮ＋不純物拡散層１３を形成すると
同時に、その後そのＮ＋ 不純物拡散層１３上に酸化ド
ライブを行うことにより、酸化膜１４を形成する（図１
１）。
【０００４】その後、ポリシリコン１５を約６００μｍ
堆積する。なおそのポリシリコン１５を酸化膜１４上に
堆積するかわりに、半導体基板表面側にウェハを張り合
わせ支持体としてもよい。その後半導体基板１０の裏面
からポリシリコン１５をＶ溝１６の先端が出現するまで
研磨し、ポリシリコン１５を分離領域とし、半導体基板
１０を絶縁分離することにより半導体基板１０には素子
形成領域が形成される（図１２）。
堆積する。なおそのポリシリコン１５を酸化膜１４上に
堆積するかわりに、半導体基板表面側にウェハを張り合
わせ支持体としてもよい。その後半導体基板１０の裏面
からポリシリコン１５をＶ溝１６の先端が出現するまで
研磨し、ポリシリコン１５を分離領域とし、半導体基板
１０を絶縁分離することにより半導体基板１０には素子
形成領域が形成される（図１２）。
【０００５】
【発明が解決しようとする課題】 ところで、従来の
誘電体分離においてはｐｎ接合分離に比べデバイス間の
ラッチアップ現象が発生せず良好であるが、大電流化を
考慮したときに限界がある。また、同じ特性をもつ素子
形成領域の構築に限定され、異なる特性をもつ素子形成
領域は構築できず、フレキシビリティに欠ける。
誘電体分離においてはｐｎ接合分離に比べデバイス間の
ラッチアップ現象が発生せず良好であるが、大電流化を
考慮したときに限界がある。また、同じ特性をもつ素子
形成領域の構築に限定され、異なる特性をもつ素子形成
領域は構築できず、フレキシビリティに欠ける。
【０００６】本発明は上記に鑑みてなされたもので、異
なる特性をもつ素子形成領域を形成し、その素子形成領
域に異なる素子を構築でき、またその構築された素子は
高耐圧および大電流を可能とし、かつ電流容量の大きい
半導体装置の製造方法を提供することを目的とする。
なる特性をもつ素子形成領域を形成し、その素子形成領
域に異なる素子を構築でき、またその構築された素子は
高耐圧および大電流を可能とし、かつ電流容量の大きい
半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】 本発明の半導体装置
の製造方法は、第１導電型半導体基板表面上に第１導電
型不純物を拡散することにより第１導電型不純物拡散層
を形成すると同時に、その第１導電型不純物拡散層上に
第１酸化膜を形成し、その後その第１酸化膜上に窒化膜
を形成し、次いでその窒化膜上にレジストを形成した後
、上記第１導電型不純物拡散層上の上記第１酸化膜と上
記窒化膜および上記レジストの所定部位を除去し、次い
でその除去した上記第１酸化膜直下の上記第１導電型半
導体基板をエッチングすることにより底部が平坦な形状
のトレンチを形成し、次いで残存する上記レジストを除
去した後、上記第１導電型不純物を上記トレンチの内壁
および底部に拡散することにより第１導電型不純物拡散
層を形成すると同時に、そのトレンチの内壁および底部
の第１導電型不純物拡散層上に第２酸化膜を形成し、そ
の後上記トレンチ底部の上記第２酸化膜を除去し、次い
で残存する上記窒化膜を除去した後、上記トレンチ内に
第２導電型ポリシリコンを形成した後、そのトレンチ底
部の第２導電型ポリシリコンを除去し、その後そのトレ
ンチにエピタキシャル層を形成し、その後そのエピタキ
シャル層上に第２導電型不純物を拡散した後、そのエピ
タキシャル層上、上記第１酸化膜および上記第２導電型
ポリシリコン上に支持体を形成した後、上記基板裏面か
ら素子形成領域が出現するまでラッピングすることによ
り、第１および第２の素子形成領域を形成し、その後そ
れぞれの素子形成領域に異なる素子を構築する。
の製造方法は、第１導電型半導体基板表面上に第１導電
型不純物を拡散することにより第１導電型不純物拡散層
を形成すると同時に、その第１導電型不純物拡散層上に
第１酸化膜を形成し、その後その第１酸化膜上に窒化膜
を形成し、次いでその窒化膜上にレジストを形成した後
、上記第１導電型不純物拡散層上の上記第１酸化膜と上
記窒化膜および上記レジストの所定部位を除去し、次い
でその除去した上記第１酸化膜直下の上記第１導電型半
導体基板をエッチングすることにより底部が平坦な形状
のトレンチを形成し、次いで残存する上記レジストを除
去した後、上記第１導電型不純物を上記トレンチの内壁
および底部に拡散することにより第１導電型不純物拡散
層を形成すると同時に、そのトレンチの内壁および底部
の第１導電型不純物拡散層上に第２酸化膜を形成し、そ
の後上記トレンチ底部の上記第２酸化膜を除去し、次い
で残存する上記窒化膜を除去した後、上記トレンチ内に
第２導電型ポリシリコンを形成した後、そのトレンチ底
部の第２導電型ポリシリコンを除去し、その後そのトレ
ンチにエピタキシャル層を形成し、その後そのエピタキ
シャル層上に第２導電型不純物を拡散した後、そのエピ
タキシャル層上、上記第１酸化膜および上記第２導電型
ポリシリコン上に支持体を形成した後、上記基板裏面か
ら素子形成領域が出現するまでラッピングすることによ
り、第１および第２の素子形成領域を形成し、その後そ
れぞれの素子形成領域に異なる素子を構築する。
【０００８】
【作用】 基板に平坦な底部を有し、側面にポリシリ
コン層が形成されたトレンチ部を設け、そのトレンチに
エピタキシャル層を形成し、その基板の裏面側をラッピ
ングするので、同一基板上に異なる特性をもち、かつ完
全に素子間の絶縁性を保つ素子形成領域が形成される。 また、高耐圧かつ大電流化を可能とする素子を形成する
ことができ、主端子間の電気抵抗および熱抵抗を低減で
き、電流容量を増大できる。
コン層が形成されたトレンチ部を設け、そのトレンチに
エピタキシャル層を形成し、その基板の裏面側をラッピ
ングするので、同一基板上に異なる特性をもち、かつ完
全に素子間の絶縁性を保つ素子形成領域が形成される。 また、高耐圧かつ大電流化を可能とする素子を形成する
ことができ、主端子間の電気抵抗および熱抵抗を低減で
き、電流容量を増大できる。
【０００９】
【実施例】 図１乃至図７は本発明を経時的に示す模
式断面図である。Ｐ型半導体基板１上にＰ＋ 不純物を
拡散し、Ｐ＋ 不純物拡散層２を形成すると同時に、そ
のＰ＋ 不純物拡散層２上をドライブ酸化することによ
りシリコン酸化膜３を形成し、続いてそのシリコン酸化
膜３上にＣＶＤ法によりシリコン窒化膜４を形成する（
図１）。
式断面図である。Ｐ型半導体基板１上にＰ＋ 不純物を
拡散し、Ｐ＋ 不純物拡散層２を形成すると同時に、そ
のＰ＋ 不純物拡散層２上をドライブ酸化することによ
りシリコン酸化膜３を形成し、続いてそのシリコン酸化
膜３上にＣＶＤ法によりシリコン窒化膜４を形成する（
図１）。
【００１０】次に、シリコン窒化膜４上に、レジスト５
を塗布した後、周知のフォトリソ工程により、そのレジ
スト５を開口する（図２）。次に、トレンチ部７となる
Ｐ型半導体基板１直上のシリコン窒化膜４をドライエッ
チングし、さらにシリコン酸化膜３をウェットエッチン
グにすることにより除去し、さらにレジスト５をマスク
にしてＰ型半導体基板１を異方性のドライエッチングに
より約４０μｍの深さのトレンチ部７を形成する（図３
）。
を塗布した後、周知のフォトリソ工程により、そのレジ
スト５を開口する（図２）。次に、トレンチ部７となる
Ｐ型半導体基板１直上のシリコン窒化膜４をドライエッ
チングし、さらにシリコン酸化膜３をウェットエッチン
グにすることにより除去し、さらにレジスト５をマスク
にしてＰ型半導体基板１を異方性のドライエッチングに
より約４０μｍの深さのトレンチ部７を形成する（図３
）。
【００１１】次に、残存するレジスト５を除去した後、
高濃度のＰ＋ 不純物を拡散することにより、トレンチ
部７の底面および側壁にＰ＋ 不純物拡散層２ａを形成
する。その後、そのＰ＋ 不純物拡散層２ａ上にシリコ
ン酸化膜３ａ、１００００ 〜１５０００ Åを形成し
た後、トレンチ部７の底面のシリコン酸化膜３ａを除去
する。その後、先に形成したシリコン窒化膜４を熱リン
酸により除去する（図４）。
高濃度のＰ＋ 不純物を拡散することにより、トレンチ
部７の底面および側壁にＰ＋ 不純物拡散層２ａを形成
する。その後、そのＰ＋ 不純物拡散層２ａ上にシリコ
ン酸化膜３ａ、１００００ 〜１５０００ Åを形成し
た後、トレンチ部７の底面のシリコン酸化膜３ａを除去
する。その後、先に形成したシリコン窒化膜４を熱リン
酸により除去する（図４）。
【００１２】次に、Ｎ＋ ポリシリコン６ａをトレンチ
部７にＣＶＤ法により堆積した後、異方性ドライエッチ
ングにより、トレンチ部７底部のＮ＋ ポリシリコン６
ａを除去する。その後、トレンチ部７内に周知の選択エ
ピ技術により、たとえばＮ型のエピタキシャル層８を成
長させた後、そのエピタキシャル層８に高濃度のＮ＋＋
不純物たとえば砒素、リン等を拡散する（図５）。
部７にＣＶＤ法により堆積した後、異方性ドライエッチ
ングにより、トレンチ部７底部のＮ＋ ポリシリコン６
ａを除去する。その後、トレンチ部７内に周知の選択エ
ピ技術により、たとえばＮ型のエピタキシャル層８を成
長させた後、そのエピタキシャル層８に高濃度のＮ＋＋
不純物たとえば砒素、リン等を拡散する（図５）。
【００１３】次に、この半導体基板１表面上に支持体と
して、Ｎ＋ ポリシリコン６ｂを約６００μｍの厚さに
堆積する。なお、上述したエピタキシャル層８へ高濃度
のＮ＋＋不純物を拡散することにより、エピタキシャル
層８表面側およびトレンチ部７側面側にＮ＋＋層９が形
成される。その後、半導体基板１裏面側より素子形成領
域が出現するまでラッピングすることにより、異なる特
性をもつ素子形成領域１０１、１０３および１０２が形
成される（図６）。
して、Ｎ＋ ポリシリコン６ｂを約６００μｍの厚さに
堆積する。なお、上述したエピタキシャル層８へ高濃度
のＮ＋＋不純物を拡散することにより、エピタキシャル
層８表面側およびトレンチ部７側面側にＮ＋＋層９が形
成される。その後、半導体基板１裏面側より素子形成領
域が出現するまでラッピングすることにより、異なる特
性をもつ素子形成領域１０１、１０３および１０２が形
成される（図６）。
【００１４】次に、素子形成領域１０１、１０２、１０
３のそれぞれに周知の方法により素子を形成する。本実
施例では、素子形成領域１０１にはＮＭＯＳおよびＰＭ
ＯＳが形成され、半導体装置のロジック部を形成してい
る。また、素子形成領域１０２にはＮチャンネルＤＭＯ
Ｓ（Ｎ ＤＳＡ トランジスタ） が形成されており、
高耐圧かつ大電流を可能とする素子が形成されている。 また素子形成領域１０３にはＰチャンネルＤＭＯＳ（Ｐ
ＤＳＡ トランジスタ） が形成されており、ドライ
バ部を形成している。
３のそれぞれに周知の方法により素子を形成する。本実
施例では、素子形成領域１０１にはＮＭＯＳおよびＰＭ
ＯＳが形成され、半導体装置のロジック部を形成してい
る。また、素子形成領域１０２にはＮチャンネルＤＭＯ
Ｓ（Ｎ ＤＳＡ トランジスタ） が形成されており、
高耐圧かつ大電流を可能とする素子が形成されている。 また素子形成領域１０３にはＰチャンネルＤＭＯＳ（Ｐ
ＤＳＡ トランジスタ） が形成されており、ドライ
バ部を形成している。
【００１５】
【発明の効果】 以上説明したように、本発明によれ
ば、従来の誘電体分離法に選択エピタキシャル法を組み
込む工程、すなわち平坦な底部を有するトレンチを基板
に設け、その側面にポリシリコン層が形成されたトレン
チにエピタキシャル層を形成する工程を設けたので、同
一基板上に容易に異なる特性をもつ完全に素子分離され
た素子形成領域を形成でき、その素子形成領域に異なる
素子を構築できる。またその構築された素子は高耐圧お
よび大電流を可能とし、かつ電流容量を増大できる。
ば、従来の誘電体分離法に選択エピタキシャル法を組み
込む工程、すなわち平坦な底部を有するトレンチを基板
に設け、その側面にポリシリコン層が形成されたトレン
チにエピタキシャル層を形成する工程を設けたので、同
一基板上に容易に異なる特性をもつ完全に素子分離され
た素子形成領域を形成でき、その素子形成領域に異なる
素子を構築できる。またその構築された素子は高耐圧お
よび大電流を可能とし、かつ電流容量を増大できる。
【００１６】すなわち、フレキシビリティに富んだ半導
体装置の製造方法を提供できる。
体装置の製造方法を提供できる。
【図１】 本発明実施例を説明する図
【図２】 本
発明実施例を説明する図
発明実施例を説明する図
【図３】 本発明実施例を説
明する図
明する図
【図４】 本発明実施例を説明する図
【図５
】 本発明実施例を説明する図
】 本発明実施例を説明する図
【図６】 本発明実
施例を説明する図
施例を説明する図
【図７】 本発明実施例を説明する
図
図
【図８】 誘電体分離法による従来の製造方法を説
明する図
明する図
【図９】 誘電体分離法による従来の製造方法を説明
する図
する図
【図１０】 誘電体分離法による従来の製造方法を説
明する図
明する図
【図１１】 誘電体分離法による従来の製造方法を説
明する図
明する図
【図１２】 誘電体分離法による従来の製造方法を説
明する図
明する図
１・・・・Ｐ型半導体基板
２、２ａ・・・・Ｐ＋ 不純物拡散層
３、３ａ・・・・シリコン酸化膜
４・・・・シリコン窒化膜
５・・・・レジスト
６ａ、６ｂ・・・・Ｎ＋ ポリシリコン７・・・・トレ
ンチ部 ８・・・・選択エピタキシャル層 ９・・・・Ｎ＋＋層 １０１、１０２、１０３・・・・素子
ンチ部 ８・・・・選択エピタキシャル層 ９・・・・Ｎ＋＋層 １０１、１０２、１０３・・・・素子
Claims (1)
- 【請求項１】 第１導電型半導体基板表面上に第１導
電型不純物を拡散することにより第１導電型不純物拡散
層を形成すると同時に、その第１導電型不純物拡散層上
に第１酸化膜を形成し、その後その第１酸化膜上に窒化
膜を形成し、次いでその窒化膜上にレジストを形成した
後、上記第１導電型不純物拡散層上の上記第１酸化膜と
上記窒化膜および上記レジストの所定部位を除去し、次
いでその除去した上記第１酸化膜直下の上記第１導電型
半導体基板をエッチングすることにより底部が平坦な形
状のトレンチを形成し、次いで残存する上記レジストを
除去した後、上記第１導電型不純物を上記トレンチの内
壁および底部に拡散することにより第１導電型不純物拡
散層を形成すると同時に、そのトレンチの内壁および底
部の第１導電型不純物拡散層上に第２酸化膜を形成し、
その後上記トレンチ底部の上記第２酸化膜を除去し、次
いで残存する上記窒化膜を除去した後、上記トレンチ内
に第２導電型ポリシリコンを形成した後、そのトレンチ
底部の第２導電型ポリシリコンを除去し、その後そのト
レンチにエピタキシャル層を形成し、その後そのエピタ
キシャル層上に第２導電型不純物を拡散した後、そのエ
ピタキシャル層上、上記第１酸化膜および上記第２導電
型ポリシリコン上に支持体を形成した後、上記基板裏面
から素子形成領域が出現するまでラッピングすることに
より、第１および第２の素子形成領域を形成し、その後
それぞれの素子形成領域に異なる素子を構築する、半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113044A JPH04340744A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113044A JPH04340744A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340744A true JPH04340744A (ja) | 1992-11-27 |
Family
ID=14602070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113044A Pending JPH04340744A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11207448B2 (en) | 2015-11-26 | 2021-12-28 | Japan Medical Device Technology Co., Ltd. | Bioabsorbable stent |
-
1991
- 1991-05-17 JP JP3113044A patent/JPH04340744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11207448B2 (en) | 2015-11-26 | 2021-12-28 | Japan Medical Device Technology Co., Ltd. | Bioabsorbable stent |
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