JPS60233846A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60233846A JPS60233846A JP59089820A JP8982084A JPS60233846A JP S60233846 A JPS60233846 A JP S60233846A JP 59089820 A JP59089820 A JP 59089820A JP 8982084 A JP8982084 A JP 8982084A JP S60233846 A JPS60233846 A JP S60233846A
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- JP
- Japan
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- region
- collector
- base
- type
- transistor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
何）産業上の利用分野
本発明は集積回路における静電破壊を防止する半導体集
積回路装置忙関する。
積回路装置忙関する。
（ロ）従来技術
半導体基板（１）内に少な（とも一つのトランジスタ素
子（２）を備え、トランジスタ素子（２）のベースおよ
びコレクタを夫々パッド（３）を介して外部のリード端
子（４）に接続した半導体集積回路装置がある。
子（２）を備え、トランジスタ素子（２）のベースおよ
びコレクタを夫々パッド（３）を介して外部のリード端
子（４）に接続した半導体集積回路装置がある。
この種半導体集積回路装置の静電破壊を防止する方法と
して、第５図に示すように、パッド（３）とベースおよ
びコレクタとの間に抵抗体（７）を直列に接続して、浮
遊容量と抵抗の時定数によりサージ電圧の波形を滑らか
にし、急激なサージ電圧がトランジスタ素子に入らない
ようにする方法がある。
して、第５図に示すように、パッド（３）とベースおよ
びコレクタとの間に抵抗体（７）を直列に接続して、浮
遊容量と抵抗の時定数によりサージ電圧の波形を滑らか
にし、急激なサージ電圧がトランジスタ素子に入らない
ようにする方法がある。
しかしながら、この方法においては、接続する抵抗体（
７）の抵抗値が数十から数百オームでは完全な対策とは
いえず、抵抗値が数キロオーム以上必要である。ところ
が、回路上この位置に数キロオーム以上の抵抗体（７）
を設けると、パターン面積が大きくなるばかりか、通常
の入力信号の場合に、抵抗体（７）Ｋよって、減衰が生
じるため、トランジスタの動作点がずれたり、回路示教
が変化するなど回路上支障をきたし好ましくない。また
、抵抗体（７）をＮ型半導体領域妊形成したＰ属領域で
構成した場合、Ｎ型半導体領域とＰ属領域との間のＰＮ
接合に順方向にサージ電圧が加わるときは破壊はしない
が、逆方向に大きいサージ電圧が加わったとき、ＰＮ接
合の耐圧以上の電圧であれば、抵抗体自体が破壊してし
まう。そこで、半導体基板に擬似的に順方向動作するト
ランジスタ構造の素子を被保護回路の入力端子と並列に
接続し、順逆いずれの方向のサージ電圧が入っても、上
記素子が破壊することなくトランジスタとして動作させ
てサージ電圧を吸収するように構成した静電破壊防止素
子がある（特公昭５３−２１８３８号公報に詳しい。）
。しかしながら、この素子においては、通常の場合にお
いても、入力信号がＮ型ドープ層内を経て回路の入力側
に送られるように構成されているため、ドープ層の内部
抵抗により電圧降下が生じ、前述したような問題がある
。
７）の抵抗値が数十から数百オームでは完全な対策とは
いえず、抵抗値が数キロオーム以上必要である。ところ
が、回路上この位置に数キロオーム以上の抵抗体（７）
を設けると、パターン面積が大きくなるばかりか、通常
の入力信号の場合に、抵抗体（７）Ｋよって、減衰が生
じるため、トランジスタの動作点がずれたり、回路示教
が変化するなど回路上支障をきたし好ましくない。また
、抵抗体（７）をＮ型半導体領域妊形成したＰ属領域で
構成した場合、Ｎ型半導体領域とＰ属領域との間のＰＮ
接合に順方向にサージ電圧が加わるときは破壊はしない
が、逆方向に大きいサージ電圧が加わったとき、ＰＮ接
合の耐圧以上の電圧であれば、抵抗体自体が破壊してし
まう。そこで、半導体基板に擬似的に順方向動作するト
ランジスタ構造の素子を被保護回路の入力端子と並列に
接続し、順逆いずれの方向のサージ電圧が入っても、上
記素子が破壊することなくトランジスタとして動作させ
てサージ電圧を吸収するように構成した静電破壊防止素
子がある（特公昭５３−２１８３８号公報に詳しい。）
。しかしながら、この素子においては、通常の場合にお
いても、入力信号がＮ型ドープ層内を経て回路の入力側
に送られるように構成されているため、ドープ層の内部
抵抗により電圧降下が生じ、前述したような問題がある
。
また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
とＶ、の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを大きくしなければならず、パターン面積が
大きくなり、パターン設計上不利である。
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
とＶ、の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを大きくしなければならず、パターン面積が
大きくなり、パターン設計上不利である。
（ハ）発明の目的
本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。
に）発明の構成
本発明は、半導体基板内にラテラルＰＮＰ型トランジス
タ素子を備え、前記トランジスタ素子のベースおよびコ
レクタを夫々外部端子に接続した半導体集積回路装置に
おいて、前記トランジスタ素子のベース領域として働く
島領域に形成したベースコンタクト領域を取り囲むよ５
ＶｃＰ型の第２領域を形成し、島領域と第２領域とでダ
イオード素子を構成し、前記トランジスタ素子のコレク
タ領域と第２領域とを接続して、前記トランジスタ素子
のペースーコレクタ間にダイオード素子を接続した半導
体集積回路装置である。
タ素子を備え、前記トランジスタ素子のベースおよびコ
レクタを夫々外部端子に接続した半導体集積回路装置に
おいて、前記トランジスタ素子のベース領域として働く
島領域に形成したベースコンタクト領域を取り囲むよ５
ＶｃＰ型の第２領域を形成し、島領域と第２領域とでダ
イオード素子を構成し、前記トランジスタ素子のコレク
タ領域と第２領域とを接続して、前記トランジスタ素子
のペースーコレクタ間にダイオード素子を接続した半導
体集積回路装置である。
（ホ）実施例
以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の■−■線断面図である。
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の■−■線断面図である。
本発明による半導体集積回路装置は、第１図に示すよう
に、半導体基板（１）内に例えば差動増幅回路の入力ト
ランジスタとして用いるラテラルＰＮＰ型トランジスタ
素子（２）が設けられる。このトランジスタ素子（２）
のベースおよびコレクタが夫々パッド（３）を介して外
部のリード端子（４）に接続される。
に、半導体基板（１）内に例えば差動増幅回路の入力ト
ランジスタとして用いるラテラルＰＮＰ型トランジスタ
素子（２）が設けられる。このトランジスタ素子（２）
のベースおよびコレクタが夫々パッド（３）を介して外
部のリード端子（４）に接続される。
そして、トランジスタ素子（２）のベースコンタクト領
域を取り囲むように、Ｐ型の第２領域を形成し、トラン
ジスタ素子（２）が形成された島領域と第２領域とから
なるＣ−Ｂ接合ダイオード素子（５）を形成する。この
ダイオード素子（５）の第２領域をトランジスタ素子（
２）のコレクタ領域に接続してトランジスタ素子（２）
のベース−コレクタ間にダイオード素子（５）が接続さ
れる。
域を取り囲むように、Ｐ型の第２領域を形成し、トラン
ジスタ素子（２）が形成された島領域と第２領域とから
なるＣ−Ｂ接合ダイオード素子（５）を形成する。この
ダイオード素子（５）の第２領域をトランジスタ素子（
２）のコレクタ領域に接続してトランジスタ素子（２）
のベース−コレクタ間にダイオード素子（５）が接続さ
れる。
つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板ＱＯＩ上
にＮ−型のエピタキシャル層Ｑｌ）が形成され、この工
゛ビタキシャル層ＱｌｌをＰ＋型の分離領域ａ２で島状
に分離して島領域ａ〜が形成される。この島領域α９が
ベース領域（１３として働く。また、島領域α漕の底面
にはＮ＋型の埋め込み層αａが設けられている。そして
、島領域ａ３の表面にベース拡散によりＰ型のエミッタ
領域α場とこのエミッタ領域０句を取り囲むようにＰ型
のコレクタ領域αｅが形成される。このとき島領域０３
には、ベースコンタクト領域ａηが形成される位置を取
り囲むようにＰ型の第２領域Ｑ８が同じくベース拡散に
より形成される。そして、島領域αＪの表面の所定位置
にＮ＋型のベースコンタクト領域ａηが形成される。ま
た、エピタキシャル層（１１１表面には酸化シリコンな
どからなる保護膜ａ！Ｊが形成される。この保護膜（１
１には各領域に通じるコンタクトホールが形成され、こ
のコンタクトホールな介して各領域とオーミックコンタ
クトするアルミニウムなどからなる電極（イ）・・・・
・・（ハ）が配設される。尚、第２図において、斜線部
はコンタクト部を示す。
て詳しく説明する。Ｐ型のシリコン半導体基板ＱＯＩ上
にＮ−型のエピタキシャル層Ｑｌ）が形成され、この工
゛ビタキシャル層ＱｌｌをＰ＋型の分離領域ａ２で島状
に分離して島領域ａ〜が形成される。この島領域α９が
ベース領域（１３として働く。また、島領域α漕の底面
にはＮ＋型の埋め込み層αａが設けられている。そして
、島領域ａ３の表面にベース拡散によりＰ型のエミッタ
領域α場とこのエミッタ領域０句を取り囲むようにＰ型
のコレクタ領域αｅが形成される。このとき島領域０３
には、ベースコンタクト領域ａηが形成される位置を取
り囲むようにＰ型の第２領域Ｑ８が同じくベース拡散に
より形成される。そして、島領域αＪの表面の所定位置
にＮ＋型のベースコンタクト領域ａηが形成される。ま
た、エピタキシャル層（１１１表面には酸化シリコンな
どからなる保護膜ａ！Ｊが形成される。この保護膜（１
１には各領域に通じるコンタクトホールが形成され、こ
のコンタクトホールな介して各領域とオーミックコンタ
クトするアルミニウムなどからなる電極（イ）・・・・
・・（ハ）が配設される。尚、第２図において、斜線部
はコンタクト部を示す。
而して、島領域（１９、エミッタ領域（１（ト）、コレ
クタ領域αｅでラテラルＰＮＰ型トランジスタ素子（２
）が構成されると共Ｋ、島領域（１３Ｉと第２領域ＱＩ
１９とでＣ−Ｂ接合ダイオード素子（５）が形成される
。そして、本実施例ではコレクタ領域（Ｌ６）と第２領
域ａ秒とを一体に形成しているが、コレクタ領域（１６
）と独立して第２領域Ｑ８を形成してもよい。この第２
領域Ｑ８）＆まトランジスタ素子（２）のバイアス条件
を変えないようにして且つ、ベースコンタクト領域（１
７）を取り囲んで、大きく形成した方がＣ−Ｂの接合面
積が大きくなるので好ましい。
クタ領域αｅでラテラルＰＮＰ型トランジスタ素子（２
）が構成されると共Ｋ、島領域（１３Ｉと第２領域ＱＩ
１９とでＣ−Ｂ接合ダイオード素子（５）が形成される
。そして、本実施例ではコレクタ領域（Ｌ６）と第２領
域ａ秒とを一体に形成しているが、コレクタ領域（１６
）と独立して第２領域Ｑ８を形成してもよい。この第２
領域Ｑ８）＆まトランジスタ素子（２）のバイアス条件
を変えないようにして且つ、ベースコンタクト領域（１
７）を取り囲んで、大きく形成した方がＣ−Ｂの接合面
積が大きくなるので好ましい。
このように、一つの島領域Ｑ３１内にラテラルＰＮＰ型
トランジスタ素子（２）とダイオード素子（５）とが形
成され、コレクタ領域α６）とオーミックコンタクトし
たコレクタ電極（イ）と第２領域ａ印とオーミックコン
タクトした第２電極（２１）とが接続される。また、ベ
ース領域（１３のベースコンタクト領域ａｎ）にはベー
ス電極（２りが、エミッタ領域（１５１にはエミッタ電
極（ハ）が夫々オーミックコンタクトして電極取り出し
を行っている。
トランジスタ素子（２）とダイオード素子（５）とが形
成され、コレクタ領域α６）とオーミックコンタクトし
たコレクタ電極（イ）と第２領域ａ印とオーミックコン
タクトした第２電極（２１）とが接続される。また、ベ
ース領域（１３のベースコンタクト領域ａｎ）にはベー
ス電極（２りが、エミッタ領域（１５１にはエミッタ電
極（ハ）が夫々オーミックコンタクトして電極取り出し
を行っている。
そして、コレクタ電極（至）およびベース電極（２壜ま
パッド（３１（３）Ｋ夫々接続され、このパッド（３）
（３１にボンディングワイヤ（６）（６）で外部のリー
ド端子（４）（４）に接続して、トランジスタ素子（２
）のベースおよびコレクタが夫々外部端子に接続される
。すなわち、トランジスタ素子（２）のベース−コレク
タ間にダイオード素子（５）が逆方向に接続することに
より、第２図に示すようＫ、外部端子とトランジスタ素
子（′２）の入力側にダイオード素子（５）が接続され
る。
パッド（３１（３）Ｋ夫々接続され、このパッド（３）
（３１にボンディングワイヤ（６）（６）で外部のリー
ド端子（４）（４）に接続して、トランジスタ素子（２
）のベースおよびコレクタが夫々外部端子に接続される
。すなわち、トランジスタ素子（２）のベース−コレク
タ間にダイオード素子（５）が逆方向に接続することに
より、第２図に示すようＫ、外部端子とトランジスタ素
子（′２）の入力側にダイオード素子（５）が接続され
る。
さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からパッド（３）を経てトランジス′り素子
（２）へ送られる。すなわち、ダイオード素子（５）は
逆方向に接続されているので、ダイオード素子（５）へ
は入力信号は流れない。従って、回路動作に何ら影響を
及ぼさない。
端子（４）からパッド（３）を経てトランジス′り素子
（２）へ送られる。すなわち、ダイオード素子（５）は
逆方向に接続されているので、ダイオード素子（５）へ
は入力信号は流れない。従って、回路動作に何ら影響を
及ぼさない。
ところで、サージ電圧が外部端子に加わった場合は、ダ
イオード素子（５）とトランジスタ素子（２）とでサー
ジ電圧を夫々分担し、ダイオード素子（５）とトランジ
スタ素子（２）とが相互してサージ電圧を吸収する。従
って、従来ダイオード素子だけでサージ電圧を吸収させ
るのと違って、トランジスタ素子（２）とダイオード素
子（５）とが相互にサージ電圧を吸収することにより、
コレクターベース接合面積が実質的に大きくなり、逆方
向電圧の耐圧が上昇し、素子の破壊を防止することがで
きるものである。
イオード素子（５）とトランジスタ素子（２）とでサー
ジ電圧を夫々分担し、ダイオード素子（５）とトランジ
スタ素子（２）とが相互してサージ電圧を吸収する。従
って、従来ダイオード素子だけでサージ電圧を吸収させ
るのと違って、トランジスタ素子（２）とダイオード素
子（５）とが相互にサージ電圧を吸収することにより、
コレクターベース接合面積が実質的に大きくなり、逆方
向電圧の耐圧が上昇し、素子の破壊を防止することがで
きるものである。
つぎに本発明による半導体集積回路装置（Ａｔとラテラ
ルＰＮＰ型トランジスタ（Ｂｌ、Ｃ−Ｂ接合ダイオード
（０を準備し、夫々の外部端子に第４図に示す装置を用
いてサージ電圧を付与し、夫々の破壊電圧を測定した。
ルＰＮＰ型トランジスタ（Ｂｌ、Ｃ−Ｂ接合ダイオード
（０を準備し、夫々の外部端子に第４図に示す装置を用
いてサージ電圧を付与し、夫々の破壊電圧を測定した。
尚、Ｃ−Ｂ接合面積は本発明による装置（Ａｔはトラン
ジスタ素子（２）部分がいわゆる最小サイズの２１２５
μＩ、ダイオード素子（５）部分が２１２５μゴである
。また、ＰＮＰ型トランジスタ（ＢｌおよびＣ−Ｂ接合
ダイオード（０は同じ＜Ｃ−Ｂ接合面積が２１２５μゴ
のものを用いた。
ジスタ素子（２）部分がいわゆる最小サイズの２１２５
μＩ、ダイオード素子（５）部分が２１２５μゴである
。また、ＰＮＰ型トランジスタ（ＢｌおよびＣ−Ｂ接合
ダイオード（０は同じ＜Ｃ−Ｂ接合面積が２１２５μゴ
のものを用いた。
測定は、電源（４０かもコンデンサ（４１）に充電して
おきスイッチ（６）を切替えることＫより、サージ電圧
を測定する半導体装置（４３Ｋ ２１０え、加える電源
電圧を変化させてその破壊する電圧を測定した。その結
果を第１表に示す。
おきスイッチ（６）を切替えることＫより、サージ電圧
を測定する半導体装置（４３Ｋ ２１０え、加える電源
電圧を変化させてその破壊する電圧を測定した。その結
果を第１表に示す。
尚、電源電圧は８００ｖまで変化させて測定したので、
上表において８００ｖ以上と記載しているものは、サー
ジ電圧として８００Ｖ付与しても素子が破壊しなかった
ことを示す。
上表において８００ｖ以上と記載しているものは、サー
ジ電圧として８００Ｖ付与しても素子が破壊しなかった
ことを示す。
第１表から明らかな如く、本発明によれば、トランジス
タ素子とダイオード素子とが相互にサージ電圧を吸収す
ることにより従来装置に比して破壊電圧が向上し、静電
破壊を防止できるのがわかる。
タ素子とダイオード素子とが相互にサージ電圧を吸収す
ることにより従来装置に比して破壊電圧が向上し、静電
破壊を防止できるのがわかる。
（へ）発明の詳細
な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずＫ、順逆のサー
ジ電圧に対して十分な保護を図ることができると共に、
一つの島領域にトランジスタ素子とダイオード素子を形
成することにより、集積化を図ることができる。
よれば、通常の回路動作に影響を与えずＫ、順逆のサー
ジ電圧に対して十分な保護を図ることができると共に、
一つの島領域にトランジスタ素子とダイオード素子を形
成することにより、集積化を図ることができる。
第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 ｆｉｌ・・・半導体基板、 （２）・・・トランジスタ
素子、（３）・・・パッド、 （４〕・・・リード端子
、 （５）・・・ダイオード素子、 （１（１・・・Ｐ
型半導体基板、 （１１）・・・エピタキシャル層、
（１２）−・・分離領域、 ０３）・・・島領域（ペー
ス領域）、 ０９・・・エミッタ領域、 （１６）・・
・コレクタ領域、 Ｑ３＋・・・第２領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 ゴｉｊ４図 ２′３ や０２２ 第３図
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 ｆｉｌ・・・半導体基板、 （２）・・・トランジスタ
素子、（３）・・・パッド、 （４〕・・・リード端子
、 （５）・・・ダイオード素子、 （１（１・・・Ｐ
型半導体基板、 （１１）・・・エピタキシャル層、
（１２）−・・分離領域、 ０３）・・・島領域（ペー
ス領域）、 ０９・・・エミッタ領域、 （１６）・・
・コレクタ領域、 Ｑ３＋・・・第２領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 ゴｉｊ４図 ２′３ や０２２ 第３図
Claims (1)
- （１）Ｐ型半導体基板に形成されたＮ型エピタキシャル
層を分離領域で島状に分離した島領域をベース領域とし
、この島領域にＰ型のエミッタ領域およびコレクタ領域
を形成したラテラルＰＮＰ型トランジスタ素子を備え、
前記トランジスタ素子のベースおよびコレクタを夫々外
部端子に接続した半導体集積回路装置において、前記島
領域に形成シたベースコンタクト領域を取り囲むように
Ｐ型の第２領域を形成し、前記島領域と第２領域とでダ
イオード素子を構成すると共に、前記コレクタ領域と第
２領域とを接続して、前記トランジスタ素子のベース−
コレクタ間にダイオード素子を・接続することにより、
前記外部端子間にサージ電圧が加わった場合に、前記ト
ランジスタ素子とダイオード素子とが相互してサージ電
圧を吸収することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089820A JPS60233846A (ja) | 1984-05-04 | 1984-05-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089820A JPS60233846A (ja) | 1984-05-04 | 1984-05-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233846A true JPS60233846A (ja) | 1985-11-20 |
Family
ID=13981385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089820A Pending JPS60233846A (ja) | 1984-05-04 | 1984-05-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646433A (en) * | 1992-06-25 | 1997-07-08 | Sgs Thomson Microelectronics S.A. | Pad protection diode structure |
| US5708289A (en) * | 1996-02-29 | 1998-01-13 | Sgs-Thomson Microelectronics, Inc. | Pad protection diode structure |
-
1984
- 1984-05-04 JP JP59089820A patent/JPS60233846A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646433A (en) * | 1992-06-25 | 1997-07-08 | Sgs Thomson Microelectronics S.A. | Pad protection diode structure |
| US5708289A (en) * | 1996-02-29 | 1998-01-13 | Sgs-Thomson Microelectronics, Inc. | Pad protection diode structure |
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