JPS60253258A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板（１）内に少なくとも一つのＮＰＮ型トラン
ジスタ素子（２）を備え、トランジスタ素子（２）のコ
レクタおよびエミッタを夫々パッド（３）を介して外部
のリード端子（４）に接続した半導体集積回路装置があ
る。この種半導体集積回路装置の外部のリード端子（４
）にサージ電圧が加わった場合、ＰＮ接合に逆方向に大
きなバイアスが加わり、その電圧がＰＮ接合の耐圧以上
の電圧であれば、その素子が破壊してしまう。特に、コ
レクタに（ト）、エミッタに（ハ）のサージ電圧が加わ
ると、素子の中でもＰＮ接合面積が小さいエミッターベ
ース間のＰＮ接合に、逆方向に大きなバイアスが加わる
ことになって破壊し易い。そこで、この種半導体集積回
路装置の静電破壊を防止する方法として、第５図に示す
ように、パッド（３）とコレクタおよびエミッタとの間
に抵抗体（７）を直列に接続して、浮遊容量と抵抗の時
定数によりサージ電圧の波形を滑らかにし、急激なサー
ジ電圧がトランジスタ素子に入らないようにする方法が
ある。しかしながら、この方法においては、接続する抵
抗体（７）の抵抗値が数十から数百オームでは完全な対
策とはいえず、抵抗値が数キロオーム以上必要である。

ところが、回路上での位置に数キロオーム以上の抵抗体
（７）を設けると、パターン面積が大きくなるばかりか
、通常の入力信号の場合に、抵抗体（７）によって、減
衰が生じるため、トランジスタの動作点がずれたり、回
路定数が変化するなど回路上支障をきたし好ましくない
。また、抵抗体（７）をＮ型半導体領域に形成したＰ型
領域で構成した場合、Ｎ型半導体領域とＰ型領域との間
のＰＮ接合に順方向にサージ電圧が加わるときは破壊は
しないが、逆方向に１大きいサージ電圧が加わったとき
、ＰＮ接合の耐圧以上の電圧であれば、抵抗体自体が破
壊してしまう。そこで、半導体基板に擬似的に順方向動
作するトランジスタ構造の素子を被保護回路の入力端子
と並列に接続し、順逆いずれの方向のサージ電圧が入っ
ても、上記素子が破壊することなくトランジスタとして
動作させてサージ電圧を吸収するように構成した静電破
壊防止素子がある（特公昭５３−２１８３８号公報に詳
しい。）。しかしながら、この素子においては、通常の
場合においても、入力信号がＮ型ドープ層内を経て回路
の入力側に送られるように構成されているため、ドープ
層の内部抵抗により電圧降下が生じ、前述したような問
題がある。

また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
と■□の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを太きくしなければならず、パターン面積が
大きくなり、パターン設計上不利である。

（ハ）発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成 本発明は、半導体基板内に少なくとも一つのＮＰＮ型ト
ランジスタ素子を備え、前記トランジスタ素子のコレク
タおよびエミッタを夫々外部端子に接続した半導体集積
回路装置において、前記トランジスタ素子が形成された
島領域とは電気的に分離された島領域をコレクタ領域と
し、この島領域にＰ型のベース領域を形成し、且つこの
ペース領域にＮ型のエミッタ領域を形成して保護素子と
してのＮＰＮ型トランジスタ素子を形成すると共に、前
記各トランジスタ素子のコレクタ領域にはコレクタ領域
を、エミッタ領域にはエミッタ領域を夫々接続すること
により、前記トランジスタ素子のコレクターエミッタ間
に、前記保護素子としてのトランジスタ素子のコレクタ
およびエミッタを並列に接続した半導体集積回路装置で
ある。

（ホ）実施例 以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の■−■線断面図である。

本発明による半導体集積回路装置は第１図に示すように
、半導体基板（１）内に、例えば差動増幅回路の入力ト
ランジスタとして用いるＮＰＮ型トランジスタ素子（２
）が設けられる。このトランジスタ素子（２）のコレク
タおよびエミッタが夫々パッド（３）を介して外部のリ
ード端子（４）に接続される。また、トランジスタ素子
（２）が形成された島領域とは電気的に分離した島領域
に保護素子としてのＮＰＮ型トランジスタ素子（５）が
設けられる。

そして、トランジスタ素子（２）のエミッタ領域にトラ
ンジスタ素子（５）のエミッタ領域を接続すると共に、
トランジスタ素子（２）のコレクタ領域にトランジスタ
素子（６）のコレクタ領域を接続する。このようにトラ
ンジスタ素子（２）（５）を接続することにより、トラ
ンジスタ素子（２）のコレクターエミッタ間に保護素子
としてのトランジスタ素子（５）のコレクタおよびエミ
ッタが並列に接続される。

尚、トランジスタ素子（５）のベースはフローティング
にして、ベースバイアスがかからないように構成されて
いる。

つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板萌上にＮ
−型のエピタキシャル層（ロ）が形成され、このエピタ
キシャル層α◇をＰ　型の分離領域（６）で島状に分離
して島領域Ｑ３（１４が形成される。

また、各島領域Ｑ３（ロ）の底面にはＮ　型の埋め込み
層０６（至）が設けられており、島領域（至）がＮＰＮ
型トランジスタ素子（２）のコレクタ領域（４３ａ）に
、島領域０局が保護素子としてのＮＰＮ凰）ランジスタ
素子（５）のコレクタ領域（１４ａ）となる。そして、
島領域（至）α→の表面にベース拡散により、Ｐ型のベ
ース領域（至）（１７）が夫々形成される。更に、ベー
ス領域（至）αηにエミッタ拡散により、Ｎ　凰のエミ
ッタ領域０→ＱＯが夫々形成される。このとき、コレク
タ領域（１３ａ）　（１４ａ）表面にＮ　型のコレクタ
コンタクト領域−Ｑηが形成される。また、エピタキシ
ャル層αカ表面には酸化シリコンなどからなる保護膜−
が形成されている。この保護膜（ハ）には各領域に通じ
るコンタクトホールが形成され、このコンタクトホール
な介して各領域とオーミックコンタクトするアルミニウ
ムなどからなる電極輪・・・に）が配設される。尚、第
２図において、斜線部はコンタクト部を示す。

このように島領域（至）にＮＰＮ型トランジスタ素子（
２）、島領域（ロ）に保護素子としてのＮＰＮ型トラン
ジスタ素子（５）が形成される。そして、トランジスタ
素子（２）のコレクタコンタクト領域−にオーミックコ
ンタクトしたコレクタ電極輪とトランジスタ素子（５）
のコレクタコンタクト領域６２ηにオーミックコンタク
トしたコレクタ電極（ハ）とが接続される。

また、トランジスタ素子（２）のエミッタ領域（ト）に
オーミックコンタクトしたエミッタ電極（ハ）とトラン
ジスタ素子（５）のエミッタ領域Ｑ嗜にオーミックコン
タクトしたエミッタ電極輪とが接続される。尚、トラン
ジスタ素子（２）のベース領域（２）にはベース電極粉
がオーミックコンタクトされ電極取り出しを行っている
。また、トランジスタ素子（５）のベース領域Ｑηから
は電極の取り出しは行わず、ベースを７０−ティングに
している。

そして、エミッタ電極に）およびコレクタ電極輪はパッ
ド（３）（３）に夫々接続され、このパッド（３）（３
）にボンディングワイヤ（６）（６）で外部のリード端
子（４）（４）Ｋ接続して、トランジスタ素子（２）の
コレクタおよびエミッタが夫々外部端子に接続される。

すなわち、トランジスタ素子（２）のコレクターエミッ
タ間に第１図に示すように１保饅素子としてのトランジ
スタ素子（５）のコレクタおよびエミッタが並列に接続
される。

さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からパッド（３）を経てトランジスタ素子（
２）へ送られる。すなわち、保護素子としてのトランジ
スタ素子（５）は、トランジスタ素子（５）のベースを
フローティングにしているため、トランジスタ素子（５
）へは入力信号は流れない。従って、回路動作に何ら影
響を及ぼすことはない。

ところで、サージ電圧が外部端子に加わった場合は、ト
ランジスタ素子（２）と保護素子としてのトランジスタ
素子（５）とでサージ電圧を夫々分担し、トランジスタ
素子（２）（５）が相互してサージ電圧を吸収する。従
って、従来保護素子だけでサージ電圧を吸収させるのと
違って、トランジスタ素子（２）（５）が相互にサージ
電圧を吸収することにより、ＰＮ接合の接合面積が実質
的に大きくなり、逆方向電圧の耐圧が上昇し、素子の破
壊を防止することができるものである。

そして、トランジスタ素子（２）と保護素子としてのト
ランジスタ素子（１））とは、そのＰＮ接合の接合面積
が同一で静電破壊耐量が同じレベルの素子を用いて、そ
のサイズが大きい方が望ましい。これは、一方の素子の
静電破壊耐量が他方に比べて小さい場合には、その素子
が破壊してしまうが、双方同一レベルのものであると、
理論的には静電破壊に対して、接合面積が２倍になるの
で、破壊耐量も倍になる。

つぎに本発明による半導体集積回路装置（Ａ）とＮＰＮ
型トランジスタ（２）、保護素子としてのＮＰＮ型トラ
ンジスタ（Ｏを準備し、夫々外部端子に第４図に示す装
置を用いてサージ電圧を付与し１、夫々の破壊電圧を測
定した。

尚、本発明による装置囚はＮＰＮ型トランジスタ素子（
２）部分のベース−エミッタ間のＰＮ接合面積が３００
μｍ２、保護素子としてのＮＰＮ型トランジスタ素子（
５）部分のベース−エミッタ間のＰＮ接合面積が３００
μｍ２である。またＮＰＮ型トランジスタ■のベース−
エミッタ間のＰＮ接合面積は３００μｍ２、ＮＰＮ型ト
ランジスタ（Ｑのベース−エミッタ間のＰＮ接合面積は
３００μ−である。

測定は、電源−からコンデンサに）に充電しておき、ス
イッチに）を切替えることにより、サージ電圧を測定す
る半導体装置−に加え、加える電源電圧を変化させてそ
の破壊する電圧を測定した。その結果を第１表に示す。

第１表 尚、電源電圧は８００■まで変化させて測定したので、
上表において、８００■以上と記載しているものは、サ
ージ電圧として８００■付与しても素子が破損しなかっ
たことを示す。

第１表から明らかな如く、本発明によればトランジスタ
素子（２）と保護素子としてのトランジスタ素子（５）
とが相互にサージ電圧を吸収することにより、従来装置
に比して破壊電圧が向上し、静電破壊を防止できるのが
分る。また、本発明は、入力トランジスタなどとして用
いられるトランジスタ素子（２）と保護素子としてのト
ランジスタ素子（５）とを電気的に分離して設けている
ので、トランジスタ素子（２）のバイアス条件などにト
ランジスタ素子（５）が影響を及ぼすことはない。従っ
て、トランジスタ素子（２）のＶｍｍなどを精密に制御
することができ、トランジスタ素子（２）とｖ、、の立
上りの比をとっているトランジスタ素子が複数個ある場
合には、特に、制御がし易いなどの利点がある。

（へ）発明の詳細 な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、（２）・・・トランジスタ素
子、（３）・・・パッド、　（４）・・・リード端子、
　（５）・・・保護素子としてのトランジスタ素子、　
（ト）・・・半導体基板、（ロ）・・・エピタキシャル
層、　（６）・・・分離領域、　（至）α→・・・島領
域、（１３ａ）（１４ａ）・・・コレクタ領域、Ｑｆ９
Ｑ７１・・・ベース領域、　（至）◇呻・・・エミッタ
領域、翰（ロ）・・・コレクタコンタクト領域。 出願人　三洋電機株式会社　外１名 代理人　弁理士　佐　野　靜　夫

Claims (1)

【特許請求の範囲】
1. （１）半導体基板内に少なくとも一つのＮＰＮ型トラン
   ジスタ素子を備え、前記トランジスタ素子のコレクタお
   よびエミッタを夫々外部端子に接続した半導体集積回路
   装置において、前記トランジスタ素子が形成された島領
   域とは電気的に分離された島領域をコレクタ領域とし、
   この島領域にＰ型のベース領域を形成し、且つこのベー
   ス領域にＮ型のエミッタ領域を形成して保護素子として
   のＮＰＮ型トランジスタ素子を形成すると共に、前記各
   トランジスタ素子のコレクタ領域にはコレクタ領域を、
   エミッタ領域にはエミッタ領域を夫々接続することによ
   り、前記トランジスタ素子のコレクターエミッタ間に、
   前記保護素子としてのトランジスタ素子のコレクタおよ
   びエミッタを並列に接続して、前記外部端子間にサージ
   電圧が加わった場合に、前記両トランジスタ素子が相互
   してサージ電圧を吸収することを特徴とする半導体集積
   回路装置。