JPS60235452A

JPS60235452A - 半導体集積回路装置

Info

Publication number: JPS60235452A
Application number: JP59092018A
Authority: JP
Inventors: Tetsuo Asano; 哲郎浅野
Original assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd; Sanyo Denki Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd; Sanyo Denki Co Ltd
Priority date: 1984-05-08
Filing date: 1984-05-08
Publication date: 1985-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術半導体基板（１）内に少なくとも一つのＮＰＮ型トラン
ジスタ素子（２）を備え、トランジスタ素子（２）のコ
レクタおよびエミッタを夫々パッド（３）を介して外部
のリード端子（４）に接続した半導体集積回路装置があ
る７、この種半導体集積回路装置の外部のリード端子（
４）にサージ電圧が加わった場合、ＰＮ接合に逆方向に
太ぎなバイアスが加わり、その電圧がＰＮ接合の耐圧以
上の電圧であれば、その素子が破壊してしまう。特に、
コレクタに（＋）、エミッ１′− へ（ハ）のサージ電圧が加わると、素子の中でもＰＮ接
合面積が小さいエミッターペース間のＰＮ接合に、逆方
向に大きなバイアスが加わることになっ℃破壊し易い。

そこでこの種半導体集積回路装置の静電破壊を防止する
方法として、第５図に示すように、バッド（３）とコレ
クタおよびエミッタとの間に抵抗体（７）を直列に接続
して、浮遊容量と抵抗の時定数によりサージ宵、圧の波
形を滑らかにし、急激なサージ電圧がトランジスタ素子
に入らないようにする方法がある　しかしながら、この
方法においては、接続する抵抗体（７）の抵抗値が数十
から数百オームでは完全な対策とはいえず、抵抗値が数
キロオーム以上必要である。ところが、回路上この位置
に数キロオーム以上の抵抗体（７）を設けると、パター
ン面積が犬ぎ＜フ、ぐるばかりか、通常の入力信号の場
合に、抵抗体（７）によって、減衰が生じるため、トラ
ンジスタの動作点がずれたり回路定数が変化するなど回
路上支障をきたし好ましくない。また、抵抗体（７）を
Ｎ型半導体領域に形成したＰ層領域で構成した場合、Ｎ
型半導体領域とＰ層領域との間のＰＮ接合に順方向にサ
ージ電圧が加わるとぎは破壊はしないが、逆方向に大き
いサージ電圧が加わったとぎ、ＰＮ接合の耐圧以上の電
圧であれば、抵抗体自体が破壊してしまう。

そこで、半導体基板に擬似的に順方向動作するトランジ
スタ構造の素子を被保護回路の入力端子と並列に接続し
、順逆いずれの方向のサージ電圧が入つ又も、上記素子
が破壊することな（トランジスタとして動作させ℃サー
ジ電圧を吸収するよう忙構成した静電破壊防止素子があ
る（特公昭５３−２１８３８号公報忙詳しい。）。しか
しながら、この素子においては、通常の場合においても
、入力信号がＮ型ドーフ層内を経て回路の入力側に送ら
れるように構成されているため、ドープ層の内部抵抗に
より電圧降下が生じ、前述したような問題がある。

また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧な太ぎくとり、サージ電　−圧による破壊を
防止する方法である。しかしながら、このトランジスタ
素子とＶ、の立上りの比をとっているトランジスタ素子
が複数個ある場合には、それらのトランジスタ素子も全
″′Ｃ同様にサイズを大きくしなければならず、パター
ン面積が太きくなり、パターン設計上不利である。

（ハ）発明の目的本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成本発明はＰ型半導体基板上に形成されたＮ型エピタキシ
ャル層を分離領域で島状に分離した島領域をコレクタ領
域とし、この島領域にＰ型のベース領域を形成し、且つ
このベース領域にＮ型のエミッタ領域を形成したＮＰＮ
型トランジスタ素子を備え、前記トランジスタ素子のコ
レクタおよびエミッタを夫々外部端子に接続した半導体
集積回路装置において、前記エピタキシャル層を第１領
域とし、この第１領域にＰ型の第２領域を形成した接合
型ダイオード素子を前記トランジスタ素子と電気的に分
離し℃半導体基板に設けると共に、前記第１領域をコレ
クタ領域忙接続し、且つ前記第２領域をエミッタ領域に
接続して、前記トランジスタ素子のコレクターエミッタ
間圧ダイオード素子を接続した半導体集積回路装置であ
る。

（（ホ）実施例以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の■−■線断面図である。本発明による
半導体集積回路装置は、第１図に示すよう圧、半導体基
板（１）に例えば差動増幅回路の入力トランジスタとし
て用いるＮＰＮＷトランジスタ素子（２）が設けられる
。このトランジスタ素子（２）のコレクタおよびエミッ
タが夫々パッド（３）を介して外部のリード端子（４）
に接続される。そして、トランジスタ素子（２）のコレ
クタ領域およびベース領域と夫々同様忙形成したＮ型の
第１領域およびＰ型の第２領域とからなる接合型ダイオ
ード素子（５）がトランジスタ素子（２）と電気的に分
離して半導体基板（１）に設けられる。このダイオード
素子（５）の第１領域をトランジスタ素子（２）のコレ
クタ領域に接続すると共に、ダイオード素子（５）の第
２領域をトランジスタ素子（２）のエミッタ領域に接続
することにより、トランジスタ素子（２）のコレクター
エミッタ間に極性を逆にしてダイオード素子（５）が接
続されろ。

つぎに本発明の実施例を第２図および第３図を診照して
詳しく説明する。Ｐ型のシリコン半導体基板ＱＯ上Ｖｃ
Ｎ−型のエピタキシャル層（１１）が形成され、このエ
ピタキシャル層ａ１）をＰ＋型の分離領域ａｚで島状に
分離して島領域（１３１（１４１が形成される。そして
、各島領域（１３（１４）の底面には、Ｎ＋型の埋め込
み層ａ５１（１！１８が設けられており、島領域α（が
ＮＰＮ型トランジスタ素子（２）のコレクタ領域（１３
ａ）に、島領域０４）がダイオード素子（５）の第１領
域（１４ａ）となる。島領域α３）の表面に、ペース拡
散によりＰ型のペース領域（ｉ６）を形成すると共に、
島領域Ｉの表面に同じ（ベース拡散によりＰ型の第２領
域（１７）が形成される。更に、ペース領域（１６１の
表面にはエミッタ拡散によりＮ＋型のエミッタ領域側が
形成される。このときコレクタ領域（１３ａ）および第
１領域（１４ａ）に夫々Ｎ＋型のコンタクト領域ｆｉ９
（イ）が形成される。また、エピタキシャル層（１１１
表面忙は酸化シリコンなどからなる保護膜（２１１が形
成される。この保護膜ｆ２ＤＫは各領域に通じるコンタ
クトホールが形成され、このコンタクトホールな介して
各領域とオーミックコンタクトするアルミニウムなどか
らなる電極の・・・四が配設される。

尚、第２図において、斜線部はコンタクト部を示す。

このように、島領域０（８）にＮＰＮ型トランジスタ素
子（２）、島領域ａ４）ＪｒｃＣ−Ｂ接合の接合型ダイ
オード素子（５）が形成される。そして、ダイオード素
子（５）の第１領域（１４ａ）のコンタクト領域（イ）
にオーミックコンタクトした第１電極のとトランジスタ
素子（２）のコレクタ領域（１３ａ）のコンタクト領域
（１９とオーミックコンタクトしたコレクタ電極（ハ）
とが接続される。また、第２領域０７）にオーミックコ
ンタ　。

クトした第２電極Ｃ！４）とエミッタ領域Ｕにオーミッ
クコンタクトしたエミッタ電極（ハ）とが接続される。

尚ペース領域（１６１にはベース電極（イ）がオーミッ
クコンタクトして電極取り出しが行なわれている。

そして、コレクタを極（ハ）およびエミッタ電＆（ハ）
はパッド（３０３１に夫々接続され、このパッド＋３１
（３）にポンディングワイヤ（６）（６）で外部のリー
ド端子（４１（４１に接続して、トランジスタ素子（２
）のコレクタおよびエミッタが夫々外部端子に接続され
る。すなわち、トランジスタ素子（２）のコレクターエ
ミッタ間にダイオード素子（５）が極性を逆にして接続
することにより、第１図に示すように、外部端子とトラ
ンジスタ素子（２）との間にダイオード素子（５）が並
列に接続される。

さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からパッド（３）を経てトランジスタ素子（
２）へ送られる。すなわち、ダイオード素子（５）は逆
方同圧接続されているので、ダイオード素子（５）へは
入力信号は流れない。従って回路動作に何ら影響を及ぼ
さない。

ところで、サージ電圧が外部端子に加わった場合は、ダ
イオード素子（５）とトランジスタ素子（２）とでサー
ジ電圧を夫々分担し、ダイオード素子（５）とトランジ
スタ素子（２）とが相互してサージ電圧な吸ジ電圧を吸
収させるのと違って、トランジスタ素子（２）とダイオ
ード素子（５）とが相互にサージ電圧を吸収することに
より、ＰＮ接合面積が実質的に太き（なり、逆方向電圧
の耐圧が上昇し、素子の破壊を防止することができる。

そして、トランジスタ素子（２）とダイオード素子（５
）とは、その静電破壊耐量が同じレベルの素子を用いて
、そのサイズが大きい、方が望ましい。これは、一方の
素子の静電破壊耐量が他方に比べて小さい場合には、そ
の小さい方の素子が破壊してしまうが、双方同一レベル
のものであると相互に吸収することにより、理論的には
破壊耐量が倍になる。

つぎに本発明による半導体集積回路装置囚と、ＮＰＮ型
トランジスタ（Ｂ）、接合型ダイオード（Ｏを準備し、
夫々の外部端子に第４図に示す装置を用いてサージ電圧
を付与し、夫々の破壊電圧を測定した。尚、本発明によ
る装置囚はトランジスタ素子（２）部分のエミッターペ
ース間のＰＮ接合面積がいわゆる最小サイズの３００μ
ゴ、ダイオード素子（５）部分のＰＮ接合面積が１２７
５μｍ２である。

また、ＮＰＮ型トランジスタ素子（Ｂｌのエミッターベ
ース間のＰＮ接合面積は３００μＩ、ダイオード素子（
０のＰＮ接合面積は１２７５μぜである。

測定は、電源（４０からコンデンサ（４Ｉ）に充電して
おきスイッチ（４２）を切替えることにより、サージ電
圧を測定する半導体装置（４階に加え、加える電源電圧
を変化させて、その破壊する電圧を測定した。その結果
を第１表に示す。

第１表から明らＤ−な如（、本発明によれば、トランジ
スタ素子とダイオード素子とが相互にサージ電圧を吸収
することにより従来装置に比して破壊電圧が向上し、静
電破壊を防止できるのがわかる。また、本発明はダイオ
ード素子をトランジスタ素子と電気的に分離して設けて
いるので、サイリスク効果などが生じ、ろおそれはない
。

（へ）発明の詳細な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。（１）・・・半導体基板、　（２）・・・トランジスタ
素子、（３）・・・パッド、　（４）・・・リード端子
、　（５）・・・ダイオード素子、　（１０１・・・Ｐ
型半導体基板、　（１１１・・・エピタキシャル層、　
ａｚ・・・分離領域、　（１３）、　Ｑ４）・・・島領
域、（１３ａ）・・・コレクタ領域、（１４ａ）・・・
第１領域、〆 αｅ・・・ベース領域、　αｎ・・・第２領域、Ｑ８１
・・・エミッタ領域、ａ９、■・・・コンタクト領域。第鬼図第２図第３図

Claims

【特許請求の範囲】

＋１）　Ｐ型半導体基板上に形成されたＮ型エピタキシ
ャル層を分離領域で島状に分離した島領域をコレクタ領
域とし、この島領域にＰ型のベース領域を形成し、且つ
このベース領域にＮ型のエミッタ領域を形成したＮＰＮ
型トランジスタ素子を備え、前記トランジスタ素子のコ
レクタおよびエミッタを夫々外部端子に接続した半導体
集積回路装置に２いて、前記エピタキシャル層を第１領
域とし、この第１領域にＰ型の第２領域を形成した接合
型ダイオード素子を、前記トランジスタ素子と電気的に
分離して半導体基板に設けろと共に、前記第１領域をコ
レクタ領域に接続し、且つ前記第２領域をエミッタ領域
に接続することにより、前記トランジスタ素子のコレク
ターエミッタ間に前記ダイオード素子を接続し、前記外
部端子間にサージ電圧が加わった場合に、前記トランジ
スタ素子とダイオード素子が相互してサージ電圧を吸収
することを特徴とする半導体集積回路装置。