JPS6023528B2 - プツシユプル増幅回路 - Google Patents
プツシユプル増幅回路Info
- Publication number
- JPS6023528B2 JPS6023528B2 JP53017462A JP1746278A JPS6023528B2 JP S6023528 B2 JPS6023528 B2 JP S6023528B2 JP 53017462 A JP53017462 A JP 53017462A JP 1746278 A JP1746278 A JP 1746278A JP S6023528 B2 JPS6023528 B2 JP S6023528B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bias
- base
- output
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はオーディオ機器のパワーアンプ等用いられるプ
ッシュプル増幅回路に関するものである。
ッシュプル増幅回路に関するものである。
かかる増幅回路として基本となるものはＡ級とＢ級のコ
ンブリメンタリプツシュプル増幅回路である。
ンブリメンタリプツシュプル増幅回路である。
ここでＡ級のものは一対の出力トランジスタは常に能動
領域にて動作し遮断領域へ移行することがないのでスイ
ッチング歪が生じない利点があるが、その反面バイアス
電流を多く流す必要があり、熱損失が大きくなる欠点が
ある。またＢ級のものはバイアス電流が少なくなって熱
損失は小さくなる利点があるが、一対の出力トランジス
タを交互に能動及び遮断状態に切換えて動作させるため
に、スイッチング歪が発生する欠点がある。本発明はこ
のような点に鑑み、Ａ級及びＢ級プッシュプル増幅回路
における欠点を共に除去して、熱損失が少なくスイッチ
ング歪のないブッシュプル増幅回路を提供するものであ
る。この目的のため本発明のプッシュプル増幅回路は、
ェミツタがそれぞれ抵抗を介して出力点にて共通接続さ
れる第１及び第２の出力トランジスタと、該第１及び第
２の出力トランジスタのベース間に接続されたベースバ
イアス手段を有してプッシュプル動作するものにおいて
、前記ベースバイアス手段は、前記出力点に対し一定電
圧を発生する第１及び第２の定電圧発生手段と、前記第
１の出力トランジスタのベースにェミツタが抵抗を介し
て接続され前記第１の定電圧発生手段にベースが接続さ
れる第１のバイアストランジスタと、前記第２の出力ト
ランジスタのベースにェミツタが抵抗を介して接続され
前記第２の定電圧発生手段にベースが接続される第２の
バイアストランジスタと、前記第１の出力トランジスタ
のベースにコレクタが接続され前記第１のバイアストラ
ンジスタのェミッタにベースが接続された第３のバイア
ストランジスタと、前記第２の出力トランジスタのベー
スにコレクタが接続され前記第２のバイアストランジス
タのェミッタにベースが接続された第４のバイアストラ
ンジスタと、前記第３及び第４のバイアストランジスタ
のェミッタ間に接続された基準バイアス発生手段とを備
えたことを特徴とする。
領域にて動作し遮断領域へ移行することがないのでスイ
ッチング歪が生じない利点があるが、その反面バイアス
電流を多く流す必要があり、熱損失が大きくなる欠点が
ある。またＢ級のものはバイアス電流が少なくなって熱
損失は小さくなる利点があるが、一対の出力トランジス
タを交互に能動及び遮断状態に切換えて動作させるため
に、スイッチング歪が発生する欠点がある。本発明はこ
のような点に鑑み、Ａ級及びＢ級プッシュプル増幅回路
における欠点を共に除去して、熱損失が少なくスイッチ
ング歪のないブッシュプル増幅回路を提供するものであ
る。この目的のため本発明のプッシュプル増幅回路は、
ェミツタがそれぞれ抵抗を介して出力点にて共通接続さ
れる第１及び第２の出力トランジスタと、該第１及び第
２の出力トランジスタのベース間に接続されたベースバ
イアス手段を有してプッシュプル動作するものにおいて
、前記ベースバイアス手段は、前記出力点に対し一定電
圧を発生する第１及び第２の定電圧発生手段と、前記第
１の出力トランジスタのベースにェミツタが抵抗を介し
て接続され前記第１の定電圧発生手段にベースが接続さ
れる第１のバイアストランジスタと、前記第２の出力ト
ランジスタのベースにェミツタが抵抗を介して接続され
前記第２の定電圧発生手段にベースが接続される第２の
バイアストランジスタと、前記第１の出力トランジスタ
のベースにコレクタが接続され前記第１のバイアストラ
ンジスタのェミッタにベースが接続された第３のバイア
ストランジスタと、前記第２の出力トランジスタのベー
スにコレクタが接続され前記第２のバイアストランジス
タのェミッタにベースが接続された第４のバイアストラ
ンジスタと、前記第３及び第４のバイアストランジスタ
のェミッタ間に接続された基準バイアス発生手段とを備
えたことを特徴とする。
以下、図面を参照して本発明の一実施例を具体的に説明
する。
する。
まず、第１図の第１の実施例において、ＮＰＮの第１の
出力トランジスタＱ，と、ＰＮＰの第２の出力トランジ
スタＱ２の両ヱミッタがそれぞれ抵抗Ｒ，，Ｒ２を介し
て出力点０にて共通後続され、出力点０にはスピーカ等
の負荷ＲＬが接続されて出力トランジスタＱ，，Ｑ２で
増幅した出力により駆動するようになっている。トラン
ジスタＱ，及びＱ２の両ベース間には、ベースバイアス
手段としてＮＰＮの第３のバイアストランジスタＱ３、
基準バイアスを発生する電圧調整用抵抗Ｒ，及びＰＮＰ
の第４のトランジスタＱ４が順次接続され、固定バイア
ス発生手段を構成している。ここに定電流源１からの電
流が供給されると共に、入力トランジスタＱ７により入
力信号が入力される。トランジスタＱ３，Ｑ４はコレク
タをトランジスタＱ，，Ｑ２のベースに接続しェミッタ
を抵抗Ｒ，に接続しており、これらのバイアストランジ
スタＱ３，Ｑ４、出力トランジスタＱ，，Ｑ２及び出力
点○の間に可変バイアス発生回路としての第１のバイア
ストランジスタＱ、第２のバイアストランジスタＱ６が
接続されている。即ちＰＮＰトランジスタＱ５は、ェミ
ッタが抵抗Ｒ５を介してトランジスタＱ，のベースに穣
銃されると共に、トランジスタＱ３のベースに接続され
、コレクタがトランジスタＱ３のェミツタに接続され、
更にべ−スが抵抗Ｒ３を介して出力点０に接続されてお
り、ＮＰＮのトランジスタＱは、ェミッタが抵抗Ｒ８を
介してトランジスタＱ２のベースに鞍続されると共に、
トランジスタＱのベースに接続され、コレクタがトラン
ジスタＱ４のェミッタに接続され、更にベースが抵抗虫
４を介して出力点０に接続される。抵抗Ｒ３，Ｒ４は、
定電流源１２，１３からの電流が供給されて、トランジ
スタは，Ｑ６のベースに出力点０に対して一定電圧を供
Ｖ給するようになっており、それぞれ第１及び第２の定
電圧発生回路を構成する。ここでトランジスタＱ５，Ｑ
６は無信号時の動作点が第２図のＡ点にあるように設定
されており、このため無信号時は、トランジスタＱ５，
Ｑ６のコレクタ電流が非常に少ない。
出力トランジスタＱ，と、ＰＮＰの第２の出力トランジ
スタＱ２の両ヱミッタがそれぞれ抵抗Ｒ，，Ｒ２を介し
て出力点０にて共通後続され、出力点０にはスピーカ等
の負荷ＲＬが接続されて出力トランジスタＱ，，Ｑ２で
増幅した出力により駆動するようになっている。トラン
ジスタＱ，及びＱ２の両ベース間には、ベースバイアス
手段としてＮＰＮの第３のバイアストランジスタＱ３、
基準バイアスを発生する電圧調整用抵抗Ｒ，及びＰＮＰ
の第４のトランジスタＱ４が順次接続され、固定バイア
ス発生手段を構成している。ここに定電流源１からの電
流が供給されると共に、入力トランジスタＱ７により入
力信号が入力される。トランジスタＱ３，Ｑ４はコレク
タをトランジスタＱ，，Ｑ２のベースに接続しェミッタ
を抵抗Ｒ，に接続しており、これらのバイアストランジ
スタＱ３，Ｑ４、出力トランジスタＱ，，Ｑ２及び出力
点○の間に可変バイアス発生回路としての第１のバイア
ストランジスタＱ、第２のバイアストランジスタＱ６が
接続されている。即ちＰＮＰトランジスタＱ５は、ェミ
ッタが抵抗Ｒ５を介してトランジスタＱ，のベースに穣
銃されると共に、トランジスタＱ３のベースに接続され
、コレクタがトランジスタＱ３のェミツタに接続され、
更にべ−スが抵抗Ｒ３を介して出力点０に接続されてお
り、ＮＰＮのトランジスタＱは、ェミッタが抵抗Ｒ８を
介してトランジスタＱ２のベースに鞍続されると共に、
トランジスタＱのベースに接続され、コレクタがトラン
ジスタＱ４のェミッタに接続され、更にベースが抵抗虫
４を介して出力点０に接続される。抵抗Ｒ３，Ｒ４は、
定電流源１２，１３からの電流が供給されて、トランジ
スタは，Ｑ６のベースに出力点０に対して一定電圧を供
Ｖ給するようになっており、それぞれ第１及び第２の定
電圧発生回路を構成する。ここでトランジスタＱ５，Ｑ
６は無信号時の動作点が第２図のＡ点にあるように設定
されており、このため無信号時は、トランジスタＱ５，
Ｑ６のコレクタ電流が非常に少ない。
したがって、抵抗鴇，馬の電圧降下も非常に４・さくな
り、トランジスタＱ，，Ｑ２のベース間電圧は、トラン
ジスタＱ，Ｑ４のベース・ェミッタ間電圧と抵抗Ｒ７で
生じる電圧で設定される。こうして入力トランジスタＱ
，から信号が入力し、出力点０がその入力信号条件によ
り正側に選移すると、出力トランジスタＱ，の順方向に
電流が流れてそのトランジスタＱ，のベースと、出力点
○との間に電圧が増加するため、そのことがトランジス
タＱ５で検出され、そこにコレクタ電流が流れる。
り、トランジスタＱ，，Ｑ２のベース間電圧は、トラン
ジスタＱ，Ｑ４のベース・ェミッタ間電圧と抵抗Ｒ７で
生じる電圧で設定される。こうして入力トランジスタＱ
，から信号が入力し、出力点０がその入力信号条件によ
り正側に選移すると、出力トランジスタＱ，の順方向に
電流が流れてそのトランジスタＱ，のベースと、出力点
○との間に電圧が増加するため、そのことがトランジス
タＱ５で検出され、そこにコレクタ電流が流れる。
ここで各トランジスタの電流増幅率が大きいと、抵抗父
５に流れる電流のほとんどがトランジスタＱ５のコレク
タ電流となり、抵抗Ｒ，に流れる電流は無信号時と同じ
になって、トランジスタＱ５，Ｑ４の両コレクタ間の電
圧は無信号時と同一に保持される。一方、トランジスタ
Ｑ５の動作点は、第２図においてＡ点からＢ点に移行す
るが、このときのベース・ェミツタ間の電圧の変化は微
小であり、トランジスタＱ３のベース・コレクタ間の電
圧も無信号時と略同じである。また、抵抗Ｒ３には定電
流漏りこより電流が供給され、その電圧降下は常に一定
であり、これにより出力点０に対する出力トランジスタ
Ｑ２のベース電圧は無信号時と略同じ電圧に保持され、
出力トランジスタＱ２は完全に遮断しなくなる。つまり
抵抗Ｒ５に流れる電流によって抵抗Ｒ５に電圧降下が生
じ、この電圧降下がバイアストランジスタＱ３，Ｑ４、
可変抵抗Ｒ，による固定バイアス発生回路による固定バ
イアス間に上乗せされる。
５に流れる電流のほとんどがトランジスタＱ５のコレク
タ電流となり、抵抗Ｒ，に流れる電流は無信号時と同じ
になって、トランジスタＱ５，Ｑ４の両コレクタ間の電
圧は無信号時と同一に保持される。一方、トランジスタ
Ｑ５の動作点は、第２図においてＡ点からＢ点に移行す
るが、このときのベース・ェミツタ間の電圧の変化は微
小であり、トランジスタＱ３のベース・コレクタ間の電
圧も無信号時と略同じである。また、抵抗Ｒ３には定電
流漏りこより電流が供給され、その電圧降下は常に一定
であり、これにより出力点０に対する出力トランジスタ
Ｑ２のベース電圧は無信号時と略同じ電圧に保持され、
出力トランジスタＱ２は完全に遮断しなくなる。つまり
抵抗Ｒ５に流れる電流によって抵抗Ｒ５に電圧降下が生
じ、この電圧降下がバイアストランジスタＱ３，Ｑ４、
可変抵抗Ｒ，による固定バイアス発生回路による固定バ
イアス間に上乗せされる。
抵抗Ｒ５に流れる電流は、出力点０における正側への出
力電圧にほぼ比例することとになり、抵抗Ｒ５に生じる
電圧降下量が可変バイアスとして固定バイアスに加わる
結果、ダーリントン接続された下側のトランジスタＱ２
，Ｑはカットオフされない。次いで、入力信号条件によ
り出力点○が負側に遷移して出力トランジスタＱ２が動
作する場合も、前述と同様にして出力トランジスタＱ，
は遮断しなくなる。
力電圧にほぼ比例することとになり、抵抗Ｒ５に生じる
電圧降下量が可変バイアスとして固定バイアスに加わる
結果、ダーリントン接続された下側のトランジスタＱ２
，Ｑはカットオフされない。次いで、入力信号条件によ
り出力点○が負側に遷移して出力トランジスタＱ２が動
作する場合も、前述と同様にして出力トランジスタＱ，
は遮断しなくなる。
つまり今度はトランジスタＱ６と、抵抗Ｒ６に電流が流
れ、抵抗Ｒ６に生じる電圧降下量が固定バイアス発生回
路に上乗せされるため、ダーリントン接続されたトラン
ジスタＱ，，Ｑ８はカットオフされない。
れ、抵抗Ｒ６に生じる電圧降下量が固定バイアス発生回
路に上乗せされるため、ダーリントン接続されたトラン
ジスタＱ，，Ｑ８はカットオフされない。
次いで入力信号条件により出力点０が負側に遷移して出
力トランジスタＱ２が増幅動作する場合も、前述と同様
にして出力トランジスタＱ，は遮断しなくなる。
力トランジスタＱ２が増幅動作する場合も、前述と同様
にして出力トランジスタＱ，は遮断しなくなる。
従って第３図に示すように、曲線１の出力トランジスタ
Ｑ，の電流と曲線２の出力トランジスタＱ２の電流は共
に実線で示すように零になることなく常に能動領域で動
作するようになり、且つ無信号時にはＡ級プッシュプル
増幅回路のアイドル電流に比べて充分４・さなアイドル
電流を流すことが可能になる。
Ｑ，の電流と曲線２の出力トランジスタＱ２の電流は共
に実線で示すように零になることなく常に能動領域で動
作するようになり、且つ無信号時にはＡ級プッシュプル
増幅回路のアイドル電流に比べて充分４・さなアイドル
電流を流すことが可能になる。
尚、図中点線は従来のＢ級プッシュプル増幅回路の電流
波形で、両出力トランジスタが共に零になって交互に遮
断することがわかる。曲線３，３′は無情号時のアイド
ル電流波形である。第４図のａ，ｂには本発明の他の実
施例が示されており、ａのものは第１図の実施例を実用
可能に具体化したもので、トランジスタＱ３，Ｑ４の両
ェミツタ間に定電圧を発生するダイオードＤ３が付加さ
れ、トランジスタＱ，Ｑのベースと出力点０との間にも
定電圧を発生するダイオードＤ，，Ｄ２が付加されいる
。
波形で、両出力トランジスタが共に零になって交互に遮
断することがわかる。曲線３，３′は無情号時のアイド
ル電流波形である。第４図のａ，ｂには本発明の他の実
施例が示されており、ａのものは第１図の実施例を実用
可能に具体化したもので、トランジスタＱ３，Ｑ４の両
ェミツタ間に定電圧を発生するダイオードＤ３が付加さ
れ、トランジスタＱ，Ｑのベースと出力点０との間にも
定電圧を発生するダイオードＤ，，Ｄ２が付加されいる
。
また出力トランジスタＱ，，Ｑ２にはトランジスタＱ８
，Ｑ９と抵抗Ｒ８，Ｒ９がダーリントン回路を構成する
ように接続されている。ｂのものは第１図のＮＰＮの出
力トランジスタＱ，の代りにＮチャンネルのＦＥＴＱ′
，を用い、ＰＮＰの出力トランジスタＱ２の代りにＰチ
ャンネルのＦＥＴＱ２を用いたもので、同様に動作する
。このように本発明によると、出力トランジスタＱ，，
Ｑ２は常に能動領域で動作し完全に遮断した遮断領域は
移行しなくなるので、Ｂ級プッシュプル増幅回路にみら
れるスイッチング歪は発生しない。イアス電流をＡ級の
ものに比べて少なくすることができ、熱損失が小になる
。尚本発明はオーディオ機器における出力増幅回路の全
搬に適する。
，Ｑ９と抵抗Ｒ８，Ｒ９がダーリントン回路を構成する
ように接続されている。ｂのものは第１図のＮＰＮの出
力トランジスタＱ，の代りにＮチャンネルのＦＥＴＱ′
，を用い、ＰＮＰの出力トランジスタＱ２の代りにＰチ
ャンネルのＦＥＴＱ２を用いたもので、同様に動作する
。このように本発明によると、出力トランジスタＱ，，
Ｑ２は常に能動領域で動作し完全に遮断した遮断領域は
移行しなくなるので、Ｂ級プッシュプル増幅回路にみら
れるスイッチング歪は発生しない。イアス電流をＡ級の
ものに比べて少なくすることができ、熱損失が小になる
。尚本発明はオーディオ機器における出力増幅回路の全
搬に適する。
第１図は本発明によるプッシュプル増幅回路の実施例を
示す回路図、第２図はトランジスタの動作特性図、第３
図は出力トランジスタの電流波形図、第４図ａ，ｂは本
発明によるプッシュプル増幅回路の他の実施例を示す回
路図である。 Ｑ．ないしＱ９・・・トランジスタ、Ｒ，ないしＲ９・
・・抵抗、１，ないし１３・・・定電流源、ＲＬ・・・
負荷、Ｑ′，，Ｑ′２…ＦＥＴ。 第１図 第２図 第３図 第４図
示す回路図、第２図はトランジスタの動作特性図、第３
図は出力トランジスタの電流波形図、第４図ａ，ｂは本
発明によるプッシュプル増幅回路の他の実施例を示す回
路図である。 Ｑ．ないしＱ９・・・トランジスタ、Ｒ，ないしＲ９・
・・抵抗、１，ないし１３・・・定電流源、ＲＬ・・・
負荷、Ｑ′，，Ｑ′２…ＦＥＴ。 第１図 第２図 第３図 第４図
Claims (1)
- １ エミツタがそれぞれ抵抗を介して出力点にて共通接
続される第１及び第２の出力トランジスタと、該第１及
び第２の出力トランジスタのベース間に接続されたベー
スバイアス手段を有してプツシユプル動作するものにお
いて、前記ベースバイアス手段は、前記出力点に対し一
定電圧を発生する第１及び第２の定電圧発生手段と、前
記第１の出力トランジスタのベースにエミツタが抵抗を
介して接続され前記第１の定電圧発生手段にベースが接
続される第１のバイアストランジスタと、前記第２の出
力トランジスタのベースにエミツタが抵抗を介して接続
され前記第２の定電圧発生手段にベースが接続される第
２のバイアストランジスタと前記第１の出力トランジス
タのベースにコレクタが接続され前記第１のバイアスト
ランジスタのエミツタにベースが接続され前記第１のバ
イアストランジスタのコレクタにエミツタが接続された
第３のバイアストランジスタと前記第２の出力トランジ
スタのベースにコレクタが接続され前記第２のバイアス
トランジスタのエミツタにベースが接続され、前記第２
のバイアストランジスタのコレクタにエミツタが接続さ
れた第４のバイアストランジスタと、前記第３及び第４
のバイアストランジスタのエミツタ間に接続された基準
バイアス発生手段とを備えたことを特徴とするプツシユ
プル増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53017462A JPS6023528B2 (ja) | 1978-02-17 | 1978-02-17 | プツシユプル増幅回路 |
| DE2905659A DE2905659C3 (de) | 1978-02-17 | 1979-02-14 | Gegentakt-Verstärkerkreis |
| US06/012,421 US4254379A (en) | 1978-02-17 | 1979-02-15 | Push-pull amplifier circuit |
| GB7905589A GB2014815B (en) | 1978-02-17 | 1979-02-16 | Push-pull amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53017462A JPS6023528B2 (ja) | 1978-02-17 | 1978-02-17 | プツシユプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54110767A JPS54110767A (en) | 1979-08-30 |
| JPS6023528B2 true JPS6023528B2 (ja) | 1985-06-07 |
Family
ID=11944682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53017462A Expired JPS6023528B2 (ja) | 1978-02-17 | 1978-02-17 | プツシユプル増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4254379A (ja) |
| JP (1) | JPS6023528B2 (ja) |
| DE (1) | DE2905659C3 (ja) |
| GB (1) | GB2014815B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4306199A (en) * | 1978-07-24 | 1981-12-15 | Victor Company Of Japan, Ltd. | Push-pull amplifier |
| JPS6040018Y2 (ja) * | 1979-08-31 | 1985-12-02 | 株式会社ケンウッド | 電力増幅回路 |
| JPS5653805U (ja) * | 1979-10-02 | 1981-05-12 | ||
| JPS56107609A (en) * | 1980-01-31 | 1981-08-26 | Pioneer Electronic Corp | Push-pull amplifying circuit |
| GB2115999B (en) * | 1982-02-20 | 1985-05-01 | Pioneer Electronic Corp | Bias current compensated amplifier |
| JPS5933911A (ja) * | 1982-08-20 | 1984-02-24 | Pioneer Electronic Corp | エミツタホロワ型ｓｅｐｐ回路 |
| JPS6054508A (ja) * | 1983-09-06 | 1985-03-29 | Pioneer Electronic Corp | エミッタホロワ型シングルエンデットプッシュプル回路 |
| EP0120125A1 (en) * | 1983-11-21 | 1984-10-03 | Motorola, Inc. | Bias circuit which is independent of output device voltage characteristics for biassing an amplifier in class AB operation |
| DE3405809C2 (de) * | 1984-02-17 | 1986-08-14 | Texas Instruments Deutschland Gmbh, 8050 Freising | Ausgangsstufe |
| US5055797A (en) * | 1989-04-03 | 1991-10-08 | Chater William T | Bias control for power amplifiers |
| US4940949A (en) * | 1989-11-01 | 1990-07-10 | Avantek, Inc. | High efficiency high isolation amplifier |
| US9407208B2 (en) * | 2014-11-07 | 2016-08-02 | Lattice Semiconductor Corporation | Class AB amplifier with programmable quiescent current |
| CN110233572B (zh) * | 2019-07-11 | 2024-08-06 | 苏州华兴源创科技股份有限公司 | 一种恒压源和恒压输出方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1346069A (en) * | 1971-01-27 | 1974-02-06 | Rank Organisation Ltd | Electronic circuit arrangement |
| US3995228A (en) * | 1975-09-26 | 1976-11-30 | Threshold Corporation | Active bias circuit for operating push-pull amplifiers in class A mode |
| US4121168A (en) * | 1977-08-24 | 1978-10-17 | Burr-Brown Research Corporation | Optically coupled bias circuit for complementary output circuit and method |
-
1978
- 1978-02-17 JP JP53017462A patent/JPS6023528B2/ja not_active Expired
-
1979
- 1979-02-14 DE DE2905659A patent/DE2905659C3/de not_active Expired
- 1979-02-15 US US06/012,421 patent/US4254379A/en not_active Expired - Lifetime
- 1979-02-16 GB GB7905589A patent/GB2014815B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4254379A (en) | 1981-03-03 |
| DE2905659B2 (de) | 1980-11-27 |
| GB2014815B (en) | 1982-05-19 |
| GB2014815A (en) | 1979-08-30 |
| DE2905659C3 (de) | 1981-09-17 |
| JPS54110767A (en) | 1979-08-30 |
| DE2905659A1 (de) | 1979-08-23 |
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