JPS60236191A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60236191A JPS60236191A JP59092264A JP9226484A JPS60236191A JP S60236191 A JPS60236191 A JP S60236191A JP 59092264 A JP59092264 A JP 59092264A JP 9226484 A JP9226484 A JP 9226484A JP S60236191 A JPS60236191 A JP S60236191A
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- Japan
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- capacitor
- potential
- dummy capacitor
- dummy
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関するものである。
従来例の構成とその問題点
半導体記憶装置の従来の構成例を第１図に示す。
この場合の動作を説明する。ストレージ容量２べ−７
（Ｃｓ １Ｎは再書き込み時に、′１′もしくは′ｏ′
の信号電荷が蓄えられており、他方、ストレージ容量の
１，４の容量をもつダミー容ｔ（Ｃｏ２）には電荷が蓄
えられていない。すなわちＣＤ （Ｃｎ＋ ＝ＣＤ２
） −’ＡＧｓ （Ｇ５１＝ Ｇ５２）であり、Ｖｐｌ
ａｔｅは固定電位である。この状態で、ｂｌｔ線および
［ｉ線を一定電位までプリチャージ１次に、トランジス
タＴＲ１、ＴＲ２を導通にし、Ｃ８１及びＣＤ２の信号
電荷を読み出す。その結果、Ｃｈｉとｂｉｔ線間、（’
Ｄ２とＦｉ線間で電荷の再配分が行われ、ｂｉｔ線と［
ｉ線間に微小な電位差が生じる。
の信号電荷が蓄えられており、他方、ストレージ容量の
１，４の容量をもつダミー容ｔ（Ｃｏ２）には電荷が蓄
えられていない。すなわちＣＤ （Ｃｎ＋ ＝ＣＤ２
） −’ＡＧｓ （Ｇ５１＝ Ｇ５２）であり、Ｖｐｌ
ａｔｅは固定電位である。この状態で、ｂｌｔ線および
［ｉ線を一定電位までプリチャージ１次に、トランジス
タＴＲ１、ＴＲ２を導通にし、Ｃ８１及びＣＤ２の信号
電荷を読み出す。その結果、Ｃｈｉとｂｉｔ線間、（’
Ｄ２とＦｉ線間で電荷の再配分が行われ、ｂｉｔ線と［
ｉ線間に微小な電位差が生じる。
この電位差をセンス回路で増幅し読み出しが完了する。
ストレージ容量Ｏｓ、に’１’の信号電荷が蓄えられて
いる時、ｂｉｔ線に生じる電位をＶＲｔ、Ｃ３ｊＫ’Ｏ
’の信号電荷が蓄えられている時、ｂｉｔ線に生じる電
位をｖＲｏ１ダミー容量ＣＤ１に蓄えられた電荷を読み
出した時に、６１線に生じる電位をｖＲｅｆトスルト、
ＶＲＯ＜ ＶＲｅｆ ＜ ＶＲ１’ｌ ル関係が必要で
ある。ところが従来例の場合、３べ−７ １ となり、 ＶＲｅｆ電位が正確にｖＲｊとＶＲＯの中間
電位にないことがわかる（第２図参照）。これは、スト
レージ容１０５１の場合、容量Ｏ８と、ｂｉｔ線容量Ｃ
Ｂ の間で電荷の再配分を行っているのに対し、ダミー
容量ＣＤ２の場合、容量ＣＤ（＝捧Ｏｓ）と、け１線容
量ｃＢの間で電荷の再配分を行っているためである。（
ただし、上記の計算では、再書き込みをｖＤ Ｄ ％プ
リチャージをＶＦＲとした。）このように、従来例では
原理的に基準電位ＶＲｅ ｆが′１′リード時電位”Ｒ
＋と′０′ リード時電位ＶＲＯの正確な中点にないわ
けであるが、さらに、ストレージ容量Ｃ８とダミー容量
ｃＤの容量比はプロセスにも依存することを考えると基
準電位ＶＲｅｆはよりいっそうパラつくことになり、そ
の結果、センス回路の動作余裕範囲は狭捷り、最終的［
１−を半導体記憶装置全体の歩留りの低下を招くことＫ
なる。
いる時、ｂｉｔ線に生じる電位をＶＲｔ、Ｃ３ｊＫ’Ｏ
’の信号電荷が蓄えられている時、ｂｉｔ線に生じる電
位をｖＲｏ１ダミー容量ＣＤ１に蓄えられた電荷を読み
出した時に、６１線に生じる電位をｖＲｅｆトスルト、
ＶＲＯ＜ ＶＲｅｆ ＜ ＶＲ１’ｌ ル関係が必要で
ある。ところが従来例の場合、３べ−７ １ となり、 ＶＲｅｆ電位が正確にｖＲｊとＶＲＯの中間
電位にないことがわかる（第２図参照）。これは、スト
レージ容１０５１の場合、容量Ｏ８と、ｂｉｔ線容量Ｃ
Ｂ の間で電荷の再配分を行っているのに対し、ダミー
容量ＣＤ２の場合、容量ＣＤ（＝捧Ｏｓ）と、け１線容
量ｃＢの間で電荷の再配分を行っているためである。（
ただし、上記の計算では、再書き込みをｖＤ Ｄ ％プ
リチャージをＶＦＲとした。）このように、従来例では
原理的に基準電位ＶＲｅ ｆが′１′リード時電位”Ｒ
＋と′０′ リード時電位ＶＲＯの正確な中点にないわ
けであるが、さらに、ストレージ容量Ｃ８とダミー容量
ｃＤの容量比はプロセスにも依存することを考えると基
準電位ＶＲｅｆはよりいっそうパラつくことになり、そ
の結果、センス回路の動作余裕範囲は狭捷り、最終的［
１−を半導体記憶装置全体の歩留りの低下を招くことＫ
なる。
従来例には、以上の問題点があり、より高い集積度を目
指すには、大きな困難がある。
指すには、大きな困難がある。
発明の目的
本発明に、プロセスの影響を受けることなく正確な基準
電位を設定できる回路を提供することを目的とする。
電位を設定できる回路を提供することを目的とする。
発明の構成
本発明は、記憶保持用ストレージ容量と同一容量をもつ
第１のダミー容量と第２のダミー容量に、第１のビット
線、第２のビット線から′１′および７０′もしくは′
Ｑ′および′１＃の信号を書き込んだ後、第１．第２の
ダミー容量を、第１゜第２のビット線から切り離し、第
１のダミー容量と第２のダミー容量を導通させることに
より基準電荷を得、これを読み出すという構成により、
プロペ−。
第１のダミー容量と第２のダミー容量に、第１のビット
線、第２のビット線から′１′および７０′もしくは′
Ｑ′および′１＃の信号を書き込んだ後、第１．第２の
ダミー容量を、第１゜第２のビット線から切り離し、第
１のダミー容量と第２のダミー容量を導通させることに
より基準電荷を得、これを読み出すという構成により、
プロペ−。
ロセスの影響を受けない正確な基準電位設定を可能とす
るものである。
るものである。
実施例の説明
まず本発明の第１の実施例について説明する。
その構成は、第３図に示すようＩｃ、ｂｉｔ線に接続さ
れたＴＲ１を介して接続されたダミー容量ｃＤ１ 、
ｂｉｔ線に接続されたＴＲ２を介して接続されたア下：
容貴ＣＤ２．ＴＲ１とＣＤ１の接続点Ｎ１とＴＲ２とＣ
Ｄ２の接続点Ｎ５との間に挿入されたＴＲ５を含んでお
り、また、ｂｉｔ線１７１ｊ、ＴＲ３を介して、記憶保
持用ストレージ容量Ｃ’Ｓ１がｂｉｔ線には、ＴＲ４を
介して、ストレージ容量Ｃ８２が接続されている。ここ ＣＤ （ＣＤ＋ ＝ ＣＤ２ ）＝ Ｃｓ （Ｇ５１＝
Ｏｓ）である。
れたＴＲ１を介して接続されたダミー容量ｃＤ１ 、
ｂｉｔ線に接続されたＴＲ２を介して接続されたア下：
容貴ＣＤ２．ＴＲ１とＣＤ１の接続点Ｎ１とＴＲ２とＣ
Ｄ２の接続点Ｎ５との間に挿入されたＴＲ５を含んでお
り、また、ｂｉｔ線１７１ｊ、ＴＲ３を介して、記憶保
持用ストレージ容量Ｃ’Ｓ１がｂｉｔ線には、ＴＲ４を
介して、ストレージ容量Ｃ８２が接続されている。ここ ＣＤ （ＣＤ＋ ＝ ＣＤ２ ）＝ Ｃｓ （Ｇ５１＝
Ｏｓ）である。
次に第１の実施例の動作を説明する。
ストレージ容量Ｃ８１から′１′の信号を読み出し、こ
れを再書き込みする場合を考える。このとき、トランジ
スタＴＲ１，ＴＲ２，ＴＲ３を導通にしておき、それ以
外のトランジスタを非導通にしておく。これにより、Ｃ
８１が′１′に再書き込６ベ啼 みされるとともに、ダミー容量Ｃ’Ｄｊが′１′に、ダ
ミー容量ＣＤ２が′０′に書きこ捷れる。（第４図参照
） 次ニ、トランジスタＴＲ５のみを導通、それ以外のトラ
ンジスタを非導通にしておき、プリチャージを行う。こ
れにより、ダミー容１ｋｃｏ１とＣＤ２の間で電荷の再
配分が行われ、ＣＤ１．ＣＤ２ともに、′１′の信号電
荷量と′○′の信号電荷量との正確に〃の信号電荷量を
もつことになる。他方、この間に、ｂｉｔ線と柘１線と
もＹＣ”ＰＲまでプリチャージされる。
れを再書き込みする場合を考える。このとき、トランジ
スタＴＲ１，ＴＲ２，ＴＲ３を導通にしておき、それ以
外のトランジスタを非導通にしておく。これにより、Ｃ
８１が′１′に再書き込６ベ啼 みされるとともに、ダミー容量Ｃ’Ｄｊが′１′に、ダ
ミー容量ＣＤ２が′０′に書きこ捷れる。（第４図参照
） 次ニ、トランジスタＴＲ５のみを導通、それ以外のトラ
ンジスタを非導通にしておき、プリチャージを行う。こ
れにより、ダミー容１ｋｃｏ１とＣＤ２の間で電荷の再
配分が行われ、ＣＤ１．ＣＤ２ともに、′１′の信号電
荷量と′○′の信号電荷量との正確に〃の信号電荷量を
もつことになる。他方、この間に、ｂｉｔ線と柘１線と
もＹＣ”ＰＲまでプリチャージされる。
次に、ｂｉｔ線に接続されていを、ストレージ容量Ｃ８
１の信号を読み出す場合を考える。トランジスタＴＲ３
，ＴＲ２を導通にし、それ以外のトランジスタを非導通
にする。このとき、ｂｉｔ線と５１線の間に電圧差が生
じ、これを増幅することになる。読み出し時ＶＣ″５′
ＴＴ線の電位は、ＣＤ＝Ｃ８としておくと、 ７へ− 捷だ、ストレージ容量に′１′の信号電荷が蓄えられて
いる場合、ｂｉｔ線の電位は １だ、ストレージ容量に′Ｏ′の信号電荷が蓄えられて
いる場合、ｂｉｔ線の電位は これから となり、ｂｘｔ線に設定埒れる基準電位’／Ｒａｆに正
確ｖ（，１１１読み出し電位ＶＲ１と′ｏ′読み出し一
致していることがわかる。
１の信号を読み出す場合を考える。トランジスタＴＲ３
，ＴＲ２を導通にし、それ以外のトランジスタを非導通
にする。このとき、ｂｉｔ線と５１線の間に電圧差が生
じ、これを増幅することになる。読み出し時ＶＣ″５′
ＴＴ線の電位は、ＣＤ＝Ｃ８としておくと、 ７へ− 捷だ、ストレージ容量に′１′の信号電荷が蓄えられて
いる場合、ｂｉｔ線の電位は １だ、ストレージ容量に′Ｏ′の信号電荷が蓄えられて
いる場合、ｂｉｔ線の電位は これから となり、ｂｘｔ線に設定埒れる基準電位’／Ｒａｆに正
確ｖ（，１１１読み出し電位ＶＲ１と′ｏ′読み出し一
致していることがわかる。
以上の説明では、再書き込みレベルをＶＤＤ、プリチャ
ージレベルをＶＰＲＮまたトランジスタのゲートにかか
る電圧は電源電圧と閾値の和（−ＶＤＤ＋Ｖｔｈ）より
大きいとして行ったが、これらの条件がなくとも、実施
例の構成をとれば、正確な基準電位ＶＲ６ｆを得ること
ができる。
ージレベルをＶＰＲＮまたトランジスタのゲートにかか
る電圧は電源電圧と閾値の和（−ＶＤＤ＋Ｖｔｈ）より
大きいとして行ったが、これらの条件がなくとも、実施
例の構成をとれば、正確な基準電位ＶＲ６ｆを得ること
ができる。
次に第２の実施例について説明する。
その構成を第５図に示す。第１の実施例との違いに、第
３図において、ダミー容量ＣＤ＋とノードＮ１ の間に
、ＴＲｅを挿入し、ダミー容１ ＣＤ２とノードＮ５
の間Ｋ、ＴＲ７を挿入した点である。
３図において、ダミー容量ＣＤ＋とノードＮ１ の間に
、ＴＲｅを挿入し、ダミー容１ ＣＤ２とノードＮ５
の間Ｋ、ＴＲ７を挿入した点である。
これにより、第２の実施例では、読み出し用トランジス
タ（ＴＲ３，ＴＲ４，ＴＲｅ、ＴＲ７）も含めて、ダミ
ーセルにストレージセルと完全に同一形状となる。第１
の実施例では、第３図において、ノードＮ１ が半導体
基板との間に持つ容量と、ノードＮ２ が半導体基板と
の間に持つ容量との間に大きな違いがある場合、これが
誤差の原因となるが、第２の実施例によれば、ダミーセ
ルとストレージセルは完全に同一形状であるのでこの欠
点を除くことができる。
タ（ＴＲ３，ＴＲ４，ＴＲｅ、ＴＲ７）も含めて、ダミ
ーセルにストレージセルと完全に同一形状となる。第１
の実施例では、第３図において、ノードＮ１ が半導体
基板との間に持つ容量と、ノードＮ２ が半導体基板と
の間に持つ容量との間に大きな違いがある場合、これが
誤差の原因となるが、第２の実施例によれば、ダミーセ
ルとストレージセルは完全に同一形状であるのでこの欠
点を除くことができる。
第２の実施例における動作はダミーセルＣＤ１Ｖｃ書き
込むもしくはＣ’ＤＩから読み出す場合にＴＲｅ、を導
通に、ダミーセルＣＤ２Ｖｃ書き込むもしくは９ベーノ ＣＤ２から読み出す場合にＴＲ７を導通にしておく以外
、第１の実施例と同一である。
込むもしくはＣ’ＤＩから読み出す場合にＴＲｅ、を導
通に、ダミーセルＣＤ２Ｖｃ書き込むもしくは９ベーノ ＣＤ２から読み出す場合にＴＲ７を導通にしておく以外
、第１の実施例と同一である。
以上、第１の実施例、第２の実施例ともに、第６図（Ｌ
）Ｋ示すように、ダミーセル、ストレージセルともに、
容量が読み出しトランジスタＴＲを介してｂｉｔ線に接
続されているが、第６図（ｂ）に示すように、容量を直
接ｂｉｔ線に接続し、他端をトランジスタＴＲを介して
固定電位に接続するというセルの構造を用いても、本実
施例におけるのと同様な効果を得るととができる。
）Ｋ示すように、ダミーセル、ストレージセルともに、
容量が読み出しトランジスタＴＲを介してｂｉｔ線に接
続されているが、第６図（ｂ）に示すように、容量を直
接ｂｉｔ線に接続し、他端をトランジスタＴＲを介して
固定電位に接続するというセルの構造を用いても、本実
施例におけるのと同様な効果を得るととができる。
発明の効果
以上のように、本発明によれば、正確な基準電位を設定
することができる。また、ダミーセルとストレージセル
は、同一容量、同一構造であるため、プロセスによるバ
ラツキがない。また、プリチャージ電圧をＷｖＤＤより
大きい値にも、自由に設定することができ、これにより
、ビット線の容量を小さくシ、その結果、読み出し電圧
を大きくすることも可能である。
することができる。また、ダミーセルとストレージセル
は、同一容量、同一構造であるため、プロセスによるバ
ラツキがない。また、プリチャージ電圧をＷｖＤＤより
大きい値にも、自由に設定することができ、これにより
、ビット線の容量を小さくシ、その結果、読み出し電圧
を大きくすることも可能である。
１０ベーノ
第１図は従来例における半導体記憶装置の要部回路構成
図、第２図は従来例における半導体記憶装置の動作説明
図、第３図は本発明の第１の実施例における半導体記憶
装置の要部回路構成図、第４図は第１の実施例における
半導体記憶装置の動作説明図、第５図は本発明の第２の
実施例における半導体記憶装置の要部回路構成図、第６
図（ＩＬ）はトランジスタを介したセルの構成図、第６
図（ｂ）Ｖｉトランジスタを介さないセル構成図でろる
０ Ｃ８１＋ Ｃ８２・・・・・・ストレージキャパシター
、ＣＤｌ ＋ ＣＤ２・・・・・・ダミーキャパシター
、ＴＦＨ〜ＴＲ７・・・・・・ＭＯＳトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名暑
図、第２図は従来例における半導体記憶装置の動作説明
図、第３図は本発明の第１の実施例における半導体記憶
装置の要部回路構成図、第４図は第１の実施例における
半導体記憶装置の動作説明図、第５図は本発明の第２の
実施例における半導体記憶装置の要部回路構成図、第６
図（ＩＬ）はトランジスタを介したセルの構成図、第６
図（ｂ）Ｖｉトランジスタを介さないセル構成図でろる
０ Ｃ８１＋ Ｃ８２・・・・・・ストレージキャパシター
、ＣＤｌ ＋ ＣＤ２・・・・・・ダミーキャパシター
、ＴＦＨ〜ＴＲ７・・・・・・ＭＯＳトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名暑
Claims (1)
- 記憶保持用ストレージ容量と同一容量値をもつ第１のダ
ミー容量および第２のダミー容量に、それぞれ第１のビ
ット線および第２のビット線から′１′および′０′も
しくは′０′および′１′の信号を書きこんだ後、前記
第１．第２のダミー容量を前記第１．第２のビット線か
ら切り離し、前記第１のダミー容量と第２のダミー容量
を導通させることにより基準電荷を得、これを前記第１
またけ第２のビット線に読み出すことにより基準電位を
設定することを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092264A JPS60236191A (ja) | 1984-05-08 | 1984-05-08 | 半導体記憶装置 |
| US06/729,347 US4700329A (en) | 1984-05-08 | 1987-10-13 | Semiconductor memory device having dummy cells of divided charge type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092264A JPS60236191A (ja) | 1984-05-08 | 1984-05-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236191A true JPS60236191A (ja) | 1985-11-22 |
Family
ID=14049540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092264A Pending JPS60236191A (ja) | 1984-05-08 | 1984-05-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4700329A (ja) |
| JP (1) | JPS60236191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232687A (ja) * | 1990-11-06 | 1992-08-20 | Korea Electron Telecommun | 低雑音特性をもつダイナミックｒａｍ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088339B2 (ja) * | 1988-10-19 | 1996-01-29 | 株式会社東芝 | 半導体メモリ |
| EP0663666B1 (de) * | 1994-01-12 | 1999-03-03 | Siemens Aktiengesellschaft | Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betrieb |
| US7123508B1 (en) | 2002-03-18 | 2006-10-17 | T-Ram, Inc. | Reference cells for TCCT based memory cells |
| US6940772B1 (en) | 2002-03-18 | 2005-09-06 | T-Ram, Inc | Reference cells for TCCT based memory cells |
| US6757202B2 (en) | 2002-08-29 | 2004-06-29 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers |
| US7511982B2 (en) * | 2004-05-06 | 2009-03-31 | Sidense Corp. | High speed OTP sensing scheme |
| US8767433B2 (en) | 2004-05-06 | 2014-07-01 | Sidense Corp. | Methods for testing unprogrammed OTP memory |
| US7668003B2 (en) * | 2008-04-24 | 2010-02-23 | International Business Machines Corporation | Dynamic random access memory circuit, design structure and method |
| CN101589932A (zh) | 2008-05-30 | 2009-12-02 | 松下电化住宅设备机器(杭州)有限公司 | 吸尘器吸头连接构造及具有该构造的吸尘器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109184A (en) * | 1980-12-25 | 1982-07-07 | Toshiba Corp | Dynamic memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041463B2 (ja) * | 1976-11-19 | 1985-09-17 | 株式会社日立製作所 | ダイナミツク記憶装置 |
| JPS5817998B2 (ja) * | 1978-10-26 | 1983-04-11 | 富士通株式会社 | 半導体メモリ |
| DE3101802A1 (de) * | 1981-01-21 | 1982-08-19 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierter halbleiterspeicher |
| US4598387A (en) * | 1983-09-29 | 1986-07-01 | Advanced Micro Devices, Inc. | Capacitive memory signal doubler cell |
-
1984
- 1984-05-08 JP JP59092264A patent/JPS60236191A/ja active Pending
-
1987
- 1987-10-13 US US06/729,347 patent/US4700329A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57109184A (en) * | 1980-12-25 | 1982-07-07 | Toshiba Corp | Dynamic memory device |
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|---|---|---|---|---|
| JPH04232687A (ja) * | 1990-11-06 | 1992-08-20 | Korea Electron Telecommun | 低雑音特性をもつダイナミックｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4700329A (en) | 1987-10-13 |
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