JPS6111993A

JPS6111993A - 半導体記憶装置

Info

Publication number: JPS6111993A
Application number: JP59133795A
Authority: JP
Inventors: Takayasu Sakurai; 貴康桜井; Tetsuya Iizuka; 飯塚　哲哉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-06-28
Filing date: 1984-06-28
Publication date: 1986-01-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は半導体記憶装置、特にリフレッシュ動作を必
要とするダイナミック型の読み出し書込み可能な記憶装
置に関する。

［発明の技術的背景とその問題点］第８図は従来の代表的なダイナミック型読み出し書込み
メモリ（ダイナミックＲＡＭ）の構成を示す回路図であ
る。図においてＭＣ１，ＭＣ２−・・はそれぞれメモリ
セル、ＤＣｌ、ＤＣ２はダミーセル、ＢＬ、ＢＬはビッ
ト線、ＣＢはビット線ＢＬ、ＢＬに存在する容量、ＷＬ
ｌ、ＷＬ２・・・はワード線、ＤＷＬＩ、ＤＷＬ２はダ
ミーワード線、ＳＡはセンス、アンプ、ＳＥ縛センスア
ンプイネーブル線、Ｔ１．Ｔ２はカラム選択信号ＣＤに
より制御されるカラム選択用のＭＯＳトランジスタ、Ｄ
Ｌ、ＤＬはデータ線、ＯＵＴはデータを出力する出力回
路である。

上記各メモリセルＭＣは１つのキャパシタＣ。

と１つのトランスファゲート用のＭＯＳトランジスタＱ
ｂｓとからそれぞれ構成され、キャパシタＣ８に電荷を
蓄積しているか否かによって情報１１１　ｎ、０″を記
憶するものである。同様に上記各ダミーセルＤＣは１つ
のキャパシタＣＤと１つのトランスファゲート用のＭＯ
ＳトランジスタＱＤとからそれぞれ構成されている。

しかるにメモリセルＭＣ内のキャパシタＣＢに蓄積され
た電荷はリーク等によって時間の経過と共に減少してい
くのが常である。そのため、電荷が完全に消失しないう
ちにこの電荷を１度読みだし、再書込みすることによっ
て、電荷を蓄積し直す動作が必要となる。この動作はリ
フレッシュと呼ばれ、一般にダイナミックＲＡＭでは必
ずこのリフレッシュ動作が必要である。例えば、２５６
にビットのダイナミックＲＡＭでは４ミリ秒毎に必ずす
べてのセルを１回リフレッシュしなければならないとい
う制限がある。

第９図にこのリフレッシュを定期的に行なう場合のタイ
ミングチャートを示す。すなわち、データアクセスを行
なうノーマル期間■とリフレッシュ期間■とを設定し、
一定期間毎にリフレッシュ期間■を挿入してリフレッシ
ュ動作を行なうようにしており、このリフレッシュ期間
■では通常のデータアクセス動作はできない。な′ぜな
ら、例屍ばメモリセルＭＣ１内のキャパシタＣａをリフ
レッシュしているとき、ビット線ＢＬ、ＢＬはこのキャ
パシタＣ８のデータになっており、このとき他のキャパ
シタからデータを読み出すことは不、可能だからＣある
。従って、リフレッシュを定期的に行なう場合、リフレ
ッシュを行なっている期間にこのＲＡＭに対するアクセ
ス要求が生じても、リフレッシュが終了するまで持たな
ければならず、等価的にアクセス時間が長くなるという
不都合が生じる。これはＲＡＭの高速化と相入れないの
で問題である。

第１０図は上記第６図の従来のＲＡＭの動作を示すタイ
ミングチャートである。、このＲＡＭでは、アドレスＡ
ｄｄが変化するかまたはチップイネーブル信号（図示せ
ず）が入力されると、１サイクルが開始される。次に例
えばワード線ＷＬ１の信号が１”にされて対応するメモ
リセルＭＣＩが活性化される。この後、活性化されたメ
モリセルＭＣＩから一方のビット線ＢＬにセルデータが
出力される。このときダミーワード線ＤＷＬ１の信号も
“１パにされ、ダミーセルＤＣ１から他方のビット線Ｂ
Ｌにセルデータが出力される。このダミーセルＤＣ１内
のキャパシタＣＤには、メモリセルＭＣ内のキャパシタ
Ｃ８に蓄積されるデータ゛′１”に対応した電荷とデー
タ゛０”に対応した電゛荷のほぼ中間の量の電荷が予め
蓄積されている。

次にセンスアンプイネーブル線ＳＥの信号が“１”にさ
れてセンスアンプＳＡが活性化され、ビット線ＢＬ、Ｂ
Ｌの電位差がこのセンスアンプＳＡで増幅される。この
時点でワード線ＷＬ１の信号はまだ１″にされているの
で、増幅されたデータはデータ読み出しが行われたメモ
リセルＭＣに再び書込まれ、リフレッシュがおこなわれ
る。

他方、リフレッシュではなくデータの出力を行なう場合
には、上記のようにしてメ、モリセルＭＣのデータをビ
ット線ＢＬに出力、した後に、カラム選択用のＭＯＳト
ラン、ジスタＴ１．Ｔ２をカラム選択信号Ｃ［）によっ
て導通させ、ビット線ＢＬ。

ＢＬのデータをデータｌ１ｌＤＬ、Ｄ丁に伝える。この
後、出力回路０ＬＩＴはデータＤｏｕｔを出力する。

このとき、出力回路ＯＵＴでは波形整形等を行なうので
、ビット線８ｍ、ＢＬにデータが出力された後からかな
り遅れてデータ［）ｏｕｔが出力されることになる。

上記のように一定期間毎にリフレッシュを行なう場合と
は異なり、この場合のリフレッシュはＲＡＭのユーザー
に常にこのタイミングを見出す等の負担を与えることに
なり、ダイナミックＲＡＭを使い難いものにしている。

しかし、ダイナミックＲＡＭは、リフレッシュの必要が
ないスタティックＲＡＭに比べてセルの面積が通常１／
４で済むため高密度化すなわち高集積度化にはかかせな
いものである。

［発明の目的］この発明は上記のような事−を考慮してなされたもので
あり、その目的はリフレッシュのタイミングを考慮する
必要がなく、しかもアクセス時間も十分に短くすること
ができる半導体記憶装置を提供することにある。

［発明の概要］上記目的を達成するためこの発明にあっては、通常のデ
ータアクセスを行なうために第１のビット線およびワー
ド線とデータリフレッシュのための第２のビット線およ
びワード線を設け、情報“蓄積用のキャパシタの一端と
第１のビット線との間にトランスファゲート用の第１の
ＭＣ８トランジスタを挿入し、この第１のＭＯＳトラン
ジスタのゲートは第１のワード線に接続し、上記キャパ
シタの一端と第２のビット線との間にトランスファゲー
ト用の第２のＭＯＳトランジスタを挿入し、この第２の
ＭｏＳトランジスタのゲートは第２のワード線に接続し
て１つのメモリセル内ようにしている。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る半導体記憶装置の１つのメモリ
セルの構成を示す回路図である。キャパシタＣＢは“１
”、０”のデータを電荷蓄積の形で記憶するものであり
、その一端であるデータ記憶節点Ｍはトランスファゲー
ト用ＭＯＳトランジスタＱ１を介してデータアクセス用
のビット線ＢＬに接続されている。上記トランジスタＱ
１のゲートはデータ記憶用ゑ用のワード線ＷＬに接続さ
れている。さらに上記記憶節点Ｍはもう１つのトランス
ファゲート用ＭＯＳトランジスタＱ２を介してデータリ
フレッシュ用のビット線Ｒ８Ｌに接続されている。上記
トランジスタＱ２のゲートはデータリフレッシュ用のワ
ード線ＲＷＬに接続されている。また上記キャパシタＣ
Ｂの他端は所定電位供給点例えば電源電圧印加点に接続
されている。

このようにビット線とワード線を１つのメモリセルに対
して２種類設けることにより、一方のビット線ＢＬが他
のメモリセルでのデータアクセス”。

のために専有されている場合でも、他方のビット線ＲＢ
Ｌを用いてキャパシタＣｓをアクセスすることができる
。従って、そのメモリセル内のキャパシタＣｓがアクセ
スされていない任意の時点でこのキャパシタＣａを、ビ
ット線ＲＢＬおよびワード線ＲＷＬを利用してリフレッ
シュすることができる。またそのキャパシタＣｅ自体が
アクセスされている場合は１．このキャパシタｃ８をリ
フレッシュする必要がないので問題はない。

第２図は上記のような構成のメモリセルを複数個用いて
構成されるダイナミックＲＡＭの１力ラム分の構成を示
す回路図である。図においてＭＣ１、ＭＣ２・・・はそ
れぞれ第１図に示すようにデータ記憶用のキャパシタＣ
Ｂ、２つのトランスフ１ゲート用ＭＯＳトランジスタＱ
１．Ｑ２．２種類のビット線ＢＬ、ＲＢＬ　（ＢＬ、Ｒ
ＢＬ）および２種類のワード線すなわちデータアクセス
用のワード線ＷＬＩ、ＷＬ２・・・、データリフレッシ
ュ用のワード線ＲＷＬ１．ＲＷＬ２・・・それぞれが設
けられたメモリセル、ＤＣＩ、ＤＣ２はデータアクセス
用のダミーセル、ＲＤＣｌ、ＲＤＣ２はデータリフレッ
シュ用のダミーセル、ＣＢはビット線ＢＬ、８Ｌに存在
する容量、ＣＲＢはビット線ＲＢＬ、ＲＢＬに存在する
容量、ＤＷＬｌ、０ＷＬ２はデータアクセス時に使用さ
れるダミーワード線、ＲＤＷＬｌ、ＲＤＷＬ２はデータ
リフレッシュ時に使用されるダミーワード線、ＳＡはデ
ータアクセス時用のセンスアンプ、Ｒ８Ａはデータリフ
レッシュ時用のセンスアンプ、ＳＥはデータアクセス時
用センスアンプＳＡのセンスアンプイネーブル線、ＰＳ
Ｅはデータリフレッシュ詩用センスアンプＲ８Ａのセン
スアンプイネーブル線、Ｔ１、Ｔ２はカラム選択信号Ｃ
Ｄにより制御されるカラムｉ択用のＭＯＳトランジスタ
、ＤＬ、ＯＬ“はデータ線、０ＬＩＴはデータを出力す
る出力回路である。

上記データアクセス時用センスアンプＳＡは第３図に示
すように、ＰチャネルＭＯＳトランジスタ１１．１２そ
れぞれおよびＮチャネルＭＯＳトランジスタ１３．１４
それぞれからなるＣＭＯＳインバータｉｓ、　ｉｅの入
出力端間を交互に接続したフリーツケプフロップ１７と
、このフリップ７０ツブ１７と電源電圧■印加点との簡
に挿入されゲートに上記センスアンプイネーブル線ＳＥ
の反転信号が供給されるＰチャネルＭＯＳトランジスタ
１８およびフリツプフロツプ１７とアース電位点との間
に挿入されゲートに上記センスアンプイネーブル線ＳＥ
の信号が供給されるＮチャネルＭＯＳトランジスタ１９
で構成されている。またデータリフレッシュ時用のセン
スアンプＲ８Ａも上記センスアンプＳＡと同様に構成さ
れており、センスアンプイネーブル線ＳＥの信号の代わ
りにセンスアンプイネーブル線Ｒ８Ｅの信号でトランジ
スタ１８．１９が制御されるようになっている。

第４図は上記第２図のようなＲＡＭの動作を示すタイミ
ングチャートである。このＲ−ＡＭの場合にも、データ
のアクセスのサイクルはアドレスＡｄｄが変化するかま
たはチップイネーブル信号が入力されることで開始され
る。サイクルの開始後、例えばワード線ＷＬ１の信号が
１”にされて対応するメモリセルＭＣＩが活性化される
。この後、この活性化されたメモリセルＭＣ１からトラ
ンジスタＱ１を介してビット線ａｔ、、ＴＴのうちの一
方のビット線ＢＬにセルデータが出力される。このとき
ダミーワードＩＤＷＬ１の信号も“１”にされ、ダミー
セルＤＣＩから他方のビットＩ！ｉＢＬ、にセルデータ
が出力される。このダミーセルＤＣ１内のキャパシタＣ
ＤＯには、メモリセルＭＣ内のキャパシタＣｓに蓄積さ
れるデータ“１″に対応した電荷とデータ“０”に対応
した電荷のほぼ中間の量の電荷が予め蓄積されている。

このため、上記ビット線ＢＬ、ＢＬ″の電位は、出力さ
れたセルデータの電荷量に対応して順次変化する。次に
センスアンプイネーブル線ＳＥの信号が“１°′にされ
てセンスアンプＳＡが活性化され、ビット線ＢＬ、ＢＬ
の電位差がこのセンスアンプＳＡで増幅される。そして
この後、データ線ＤＬ、ＯＬに伝えられ、出力データＱ
ｏｕｔとして出力回路０ＬＩＴから出力される。

一方、上記メモリセルＭＣ１でデータアクセス（この場
合にはデータの読み出し）を行なっている最中に、この
カラムにおける他のメモリセル例えばメモリセルＭＣ２
でデータリフレッシュの必要が生じた場合には、このメ
モリセルＭＣ２のデータリフレッシュ用のワード線ＲＷ
Ｌ２の信号が１”にされ、そのセルデータがリフレッシ
ュ用のビット線ＲＢＬ、ＲＢＬのうち一方のビット線Ｒ
８Ｌに出力される。このとき、データリフレッシュ、用
のダミーワード線ＲＤＷＬＩの偵号も“１”にされ、ダ
ミーセルＲＯＣ１のセルデータが他方のビット線ＲＢＬ
に出力される。このダミーセルＲＤＣＩ内のキャパシタ
ＣＲＯにも、メモリセルＭＣ内のキャパシタＣＢに蓄積
されるデータ“１”に対応した電荷とデータ“０”に対
応した電荷のほぼ中間の量の電荷が予め蓄積されている
。この。

ため、上記ビット線ＲＢＬ、ＲＢＬの電位は、出力され
たセルデータの電荷量に対応して順次変化する。そして
両ビット線の電位差がある程度大きくなった時点でセン
スアンプイネーブル信号線Ｒ８Ｅの信号が“１″にされ
、リフレッシュ時用のセンスアンプＲ８Ａが活性化され
る。このセンスアンプＲ８Ａが活性化されると、ビット
線ＲＢＬ。

ＲＢＬの電位差が増幅される。この時点でワード線Ｒ−
ＷＬＩの信号はまだ“１”にされてし＼るので、センス
アンプＲ８Ａで増幅されたデータはデータ読み出しが行
われた元のメモリセルＭＣ２に再び書込まれ、これによ
ってリフレッシュ動作がおこなわれる。またこのリフレ
ッシュ動作の開始タイミングであるワード線ＲＷＬの信
号の“１”への立上がりは、データアクセス時のタイミ
ングとは全く無関係にすることができる。なお、第４図
の場合は通常のデータアクセスよりも前にリフレッシュ
を行なう例である。

第５図は、上記第２図のＲＡＭを実際に集積回路化する
際のメモリセルＭＣのパターン平面図である。図におい
て２１ａ、２１ｂ、２１ｃはＰ型の不純物を含む半導体
基板上に形成され、前記トランジスタＱ１、Ｑ２のソー
ス、ドレイン領域および前記キャパシタＣＢの領域とな
るＮ型の不純物を含むＮ＋型半導体領域である。このう
ち１つのＮ＋型半導体領域２１Ｃの表面上には、比較的
膜厚の薄い絶縁ＩＩ（図示せず）を介して、第１層目の
多結晶シリコン層による前記キャパシタＣ８のキャパシ
タプレート２２が形成されている。このキャパシタプレ
ート２２は一定電位点例えばアース電位点に接続されて
いる。さらに上記Ｎ＋型半導体領域２１ａと２ＩＣとの
間には、第２層目の多結晶シリコン層による前記ワード
ｌ１ｌＷＬが形成され、同様に上記Ｎ＋型半導体領域２
１Ｇと２１ｂとの間には、第２層目の多結晶シリコン層
による前記ワード線ＲＷＬが形成されていや。上記両ワ
ード線ＷＬ、ＲＷＥは並行して同一方向に延長されてい
る。さらに上記両ワード線ＷＬ、ＲＷＬの延長方向と直
交する方向には、互いに並行してアルミニュウム等によ
る前記ビット線ＢＬ、ＲＢＬが形成されている。

そしてこのビット線ＢＬと各メモリセルＭＣの上記Ｎ“
型半導体領域２１ａはコンタクトホール２３で接続され
ており、ビット線ＲＢＬと各メモリセルＭＣの上記Ｎ＋
型半導体領域２１ｂはコンタクトホール２４で接続され
ている。

ところで前記したようにデータリフレッシュは、ある決
まった期間毎に個々のセルに対して１回行なえばよい。

例えば２５６にビットのダイナミックＲＡＭでは４ミリ
秒おきに行なえばよい。第６図はこのようなデータリフ
レッシュ動作を自動的に行なうようにした、この発明の
応用例のＲＡＭの構成を示すブロック図である。このＲ
ＡＭではメモリセルを複数のメモリブロック１ｏｏａ　
、　　１ｏｏｂ・・・に分割し、それぞれのメモリブロ
ック１００に対してカラムセンスアンプ１１０を設け、
隣合う２個のメモリブロック１００毎にロウデコーダ１
２０を設けている。従ってこのＲＡＭではビット線（Ｂ
Ｌ。

ＲＢＬ）は複数の部分に分割されており、各メモリブロ
ック１０９内のビット線は個々のカラムセンスアンプ１
１０によって選択駆動されるようになっている。

また１３０はアドレスバッファであり、このアドレスバ
ッファ　１３０の出方アドレス信号は上記各ロウデコー
ダ１２０に供給されている。また１４０はリフレッシュ
コントローラであり、このリフレッシュコントローラ１
４０はリフレッシュするべきセルに対応したリフレッシ
ュ用アドレスおよび前記センスアンプＲ８Ａを制御する
センスアンプイネーブル線Ｒ８Ｅの信号を発生する。こ
のうちリフレッシュ用アドレスは上記各ロウデコーダ１
２０に供給され、センスアンプイネーブル線Ｒ８Ｅの信
号は上記各カラムセンスアンプ１１０に供給されている
。このＲＡＭでは、メモリセル群を複数のメモリブロッ
ク１００ａ　、　　１００ｂ・・・に分割し、これによ
りビットＩｔ　（ＢＬ、ＲＢＬ）を複数の部分に分割し
ている。

ところで、リフレッシュの際に必要な電力はビット線に
おける電荷の充放電電流によるものが支配的である。そ
こでビット線の長さを１／ｎにすると、これに比例して
ビット線に存在してい、る前記容量ＣＢ、ＣＲＢも１’
／　ｎとなる。そのため、ビット線の充放電電荷はＣＢ
−■またはＣＲＢ・Ｖ（ただし■は電源電圧）なので、
それぞれの―も１／ｎとなる。従って、リフレッシュ電
流も１／ｎとなり、例えば電池によってこのＲＡＭをバ
ックアップするような場合に電池の寿命をｎ倍にするこ
とができる。

このように上記第１図に示すような構成のセルを用いた
ＲＡＭでは、リフレッシュの夕、イミングを全く気にせ
ずに使用することができ、ダ′イナミ。

ツクでありながらスタティックＲＡＭとして使用するこ
とができる。またデータアクセスの際に他のセルでデー
タリフレッシュを並行して行なうことができるので、従
来に比ベアクセス時間を十分に短（することができる。

しかも従来のダイナミックのものと比べ、セル内で１個
のトランジスタと２つの配線（ビット線ワード線）を余
分に設ける必要があるので、セル面積が多少太き（なる
ものの、スタティックのものと比べればより小さなセル
面積にでき、通常のスタティックＲＡＭの２倍以上の記
憶容量のものが実現できる。

なおこの発明は上記の一実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例では１つのメモリセルＭＣが第１図に示す
ように、チャバシタＣ８と２個のトランスファゲート用
のＭｏＳトランジスタＱ１．Ｑ２を備えたものである場
合について説明したが、これは第７図に示すような構成
にしてもよい。このセルは４個のＭｏｓトランジス・り
ＱｌｌないしＱｌ４からなり、相補のデータを記憶する
４トランジスタ構成のメモリセルに対し、その情報蓄積
点となるＭｌ　、Ｍ２点それぞれとデータリフレッシュ
用めビット線ＲＢＬ、ＲＢＬそれぞれとの間にデータリ
フレッシュ用のランスファゲート用のＭｏＳトランジス
タＱ１５．０１６を新たに挿入するようにしたものであ
る。

また上記実施例ではデータアクセスの例としてデータ読
み出しのみを説明したが、これは図示しないデータ書き
込み回路を用いてデータ書き込みが行なえることはもち
ろんである。

さらに上記第１図のメモリセルにおいて、一方のトラン
ジスタＱ１とビット線８ｍをデータアクセスに使用し、
他方のトランジスタＱ２とビット線ＲＢＬをデータリフ
レッシュに使用する場合について説明したが、これはト
ランジスタＱ２とビット線ＲＢＬもデータアクセスに使
用するようにしてもよい。

［発明の効果］以上説明したようにこの発明によれば、リフレッシュの
タイミングを考慮する必要がなく、しかもアクセス時間
も十分に短くすることができる半導体記憶装置を提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置の１つのメモリ
セルの構成を示す回路図、第２図は第１図の構成のメモ
リセルを複数個用いて構成されるダイナミックＲＡＭを
示す図、第３図は上記ダイナミックＲＡＭのセンスアン
プの構成を示す回路図、第４図は第２図のＲＡＭの動作
を示すタイミングチャート、第５図は第２図のＲＡＭを
実際に集積回路化する際のメモリセルＭＣのパターン平
面図、第６図はこの発明の応用例のＲＡＭの構成を示す
ブロック図、第７図はこの発明に係る半導体記憶装置の
他のメモリセルの構成を示す回路図、第８図は従来のダ
イナミックＲＡＭの構成を示す回路図、第９因はこの従
来のＲＡＭでリフレッシュを定期的に行なう場合のタイ
ミングチャート、第１０図は上記従来のＲＡＭの動作を
示すタイミングチャートである。ＭＣ・・・メモリセル、ＣＢ・・・キャパシタ、Ｍ・・
・データ記憶節点、Ｑｌ・・・データアクセス用のＭＯ
Ｓトランジスタ、Ｑ２・・・データリフレッシュ用のＭ
ｏＳトランジスタ、ＢＬ、ＲＢＬ・・・ビット線、ＷＬ
、ＪｇＲＪ９Ｌ・・・ワード線、ＳＡ、Ｒ８Ａ・・・セ
ンスアンプ、ＯＵＴ・・・出力回路。出願人代理人　弁理士　鈴江武彦第１図第２図ＣＤ　　　　　　　　　　　ｕｕｔＢＳＥ第４図第５図第７図第８図ＣＤ　　　　　ＤＬ　　　０ＬＪＴ第９図第１０　ｉｌ！Ｉｏｕｔ

Claims

【特許請求の範囲】

（１）ダイナミック的に情報を蓄積する情報蓄積節点と
、第１および第２のビット線と、第１および第２の選択
線と、上記情報蓄積節点と上記第１のビット線との間に
ソース、ドレイン間が挿入され、ゲートが上記第１の選
択線に接続されたトランスファゲート用の第１のＭＯＳ
トランジスタと、上記情報蓄積節点と上記第２のビット
線との間にソース、ドレイン間が挿入され、ゲートが上
記第２の選択線に接続されたトランスファゲート用の第
２のＭＯＳトランジスタとを具備したことを特徴とする
半導体記憶装置。
（２）ダイナミック的に情報を蓄積する情報蓄積節点、
第１および第２のビット線、第１および第２の選択線、
上記情報蓄積節点と上記第１のビット線との間にソース
、ドレイン間が挿入され、ゲートが上記第１の選択線に
接続されたトランスファゲート用の第１のＭＯＳトラン
ジスタ、上記情報蓄積節点と上記第２のビット線との間
にソース、ドレイン間が挿入され、ゲートが上記第２の
選択線に接続されたトランスファゲート用の第２のＭＯ
Ｓトランジスタからなるメモリセルと、上記第１のビッ
ト線に結合されたデータアクセス用のセンスアンプと、
上記第２のビット線に結合されたデータリフレッシュ用
のセンスアンプとを具備したことを特徴とする半導体記
憶装置。
（３）前記第１のビット線および選択線を通常の情報ア
クセス動作の際に使用し、前記第２のビット線および選
択線を前記情報蓄積節点の情報リフレッシュ動作の際に
使用するように構成されている特許請求の範囲第１項ま
たは第２項に記載の半導体記憶装置。
（４）前記第１および第２のビット線がそれぞれ複数に
分割されている特許請求の範囲１項または第２項に記載
の半導体記憶装置。