JPS60237794A - デ−タ割当制御方式 - Google Patents
デ−タ割当制御方式Info
- Publication number
- JPS60237794A JPS60237794A JP9304384A JP9304384A JPS60237794A JP S60237794 A JPS60237794 A JP S60237794A JP 9304384 A JP9304384 A JP 9304384A JP 9304384 A JP9304384 A JP 9304384A JP S60237794 A JPS60237794 A JP S60237794A
- Authority
- JP
- Japan
- Prior art keywords
- data
- enable signal
- memory
- package
- function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Exchange Systems With Centralized Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ディジタル信号処理装置に於ける内部ハイウ
ェイを共用化して、この内部ハイウェイ上のデータを複
数の機能パッケージに割当てるデータ割当制御方式に関
するものである。
ェイを共用化して、この内部ハイウェイ上のデータを複
数の機能パッケージに割当てるデータ割当制御方式に関
するものである。
従来技術と問題点
ディジタル交換機等のディジタル信号処理装置に於いて
は、ＰＢ信号受信器、ＭＦ信号受信器、監視信号受信器
等の各種の機能パッケージが設けられ、内部ハイウェイ
上のデータを所定の機能パン・ケージに分配する必要が
ある。その為、従来は、時間スイッチを設けて、各機能
パンケージに対して内部ハイウェイ上のデータを分配す
る方式や、固定的な位相差を有するフレームパルス送出
回路を設けて、機能パッケージ毎に固定的な位相差のパ
ルスを送出し、このパルスを受信した機能パッケージが
データを取込むデータ割当方式等が知られている。
は、ＰＢ信号受信器、ＭＦ信号受信器、監視信号受信器
等の各種の機能パッケージが設けられ、内部ハイウェイ
上のデータを所定の機能パン・ケージに分配する必要が
ある。その為、従来は、時間スイッチを設けて、各機能
パンケージに対して内部ハイウェイ上のデータを分配す
る方式や、固定的な位相差を有するフレームパルス送出
回路を設けて、機能パッケージ毎に固定的な位相差のパ
ルスを送出し、このパルスを受信した機能パッケージが
データを取込むデータ割当方式等が知られている。
しかし、前者の時間スイッチを用いる方式は、比較的規
模の大きい時間スイッチと、直並列変換回路等を設ける
ものであるから、ハード構成が複雑となる欠点がある。
模の大きい時間スイッチと、直並列変換回路等を設ける
ものであるから、ハード構成が複雑となる欠点がある。
又後者のパルスによりデータ割当を行う方式は、データ
割当ての柔軟性がなく、機能パッケージの増設等の変更
に対処することが困難である欠点があった。
割当ての柔軟性がなく、機能パッケージの増設等の変更
に対処することが困難である欠点があった。
発明の目的
本発明は、ディジタル信号処理装置に於いて、内部ハイ
ウェイ上のデータを、複数の機能パンヶ−ジに柔軟性に
冨む割当制御を可能とすることを目的とするものである
。
ウェイ上のデータを、複数の機能パンヶ−ジに柔軟性に
冨む割当制御を可能とすることを目的とするものである
。
発明の構成
本発明は、前記目的を達成する為、内部ハイウェイに接
続された複数の機能パッケージ対応にイネーブル信号情
報を記憶したメモリと、該メモリから順次読出した前記
イネーブル信号情報をデコードして前記機能パンケージ
にイネーブル信号を送出する送出回路とを設け、該イネ
ーブル信号により前記機能パンケージに対して前記内部
ハイウェイ上のデータを割当てるものであり、メモリ内
容の変更により、容易にデータ割当てを変更することが
可能となる。以下実施例について詳細に説明する。
続された複数の機能パッケージ対応にイネーブル信号情
報を記憶したメモリと、該メモリから順次読出した前記
イネーブル信号情報をデコードして前記機能パンケージ
にイネーブル信号を送出する送出回路とを設け、該イネ
ーブル信号により前記機能パンケージに対して前記内部
ハイウェイ上のデータを割当てるものであり、メモリ内
容の変更により、容易にデータ割当てを変更することが
可能となる。以下実施例について詳細に説明する。
発明の実施例
第１図は、本発明の実施例の要部ブロック図であり、１
は制御部、２はメモリ、３は続出アドレス回路、４はデ
コーダ、５−１〜５−ｎはフリップフロップ、６はクロ
ック発生部、７はデータ送出部、８は内部ハイウェイ、
９−１〜９−ｎは機能パッケージである。機能パッケー
ジ９−１〜９−ｎは、前述のように、ディジタル交換機
に於いては、ＰＢ信号受信器、ＭＦ信号受信器、監視信
号受信器等の機能毎に複数個パフケージ化されて設けら
れているものである。
は制御部、２はメモリ、３は続出アドレス回路、４はデ
コーダ、５−１〜５−ｎはフリップフロップ、６はクロ
ック発生部、７はデータ送出部、８は内部ハイウェイ、
９−１〜９−ｎは機能パッケージである。機能パッケー
ジ９−１〜９−ｎは、前述のように、ディジタル交換機
に於いては、ＰＢ信号受信器、ＭＦ信号受信器、監視信
号受信器等の機能毎に複数個パフケージ化されて設けら
れているものである。
続出アドレス回路３は、クロック発生部６からのクロッ
ク信号をカウンタ等によりカウントアツプし、そのカウ
ント内容をデコードしてメモリ２の続出アドレス信号を
出力するものであり、メモリ２はクロック信号に同期し
て順次記憶内容が読出されることになる。メモリ２の続
出内容はデコーダ４によりデコードされてフリップフロ
ップ５−１〜５−ｎのデータ端子りに加えられる。又ク
ロック発生部６からのクロック信号がクロック端子Ｃに
加えられ、フリップフロップ５−１〜５−ｎにデコード
出力がセットされ、フリップフロップ５−１〜５−ｎの
出力が機能パンケージ９−１〜９−ｎのイネーブル信号
となる。前述のように、フリップフロップ５−１〜５−
ｎ等の構成がイネーブル信号の送出回路を構成するもの
であり、必要に応じて周知の信号ドライバ回路等を付加
することも可能である。
ク信号をカウンタ等によりカウントアツプし、そのカウ
ント内容をデコードしてメモリ２の続出アドレス信号を
出力するものであり、メモリ２はクロック信号に同期し
て順次記憶内容が読出されることになる。メモリ２の続
出内容はデコーダ４によりデコードされてフリップフロ
ップ５−１〜５−ｎのデータ端子りに加えられる。又ク
ロック発生部６からのクロック信号がクロック端子Ｃに
加えられ、フリップフロップ５−１〜５−ｎにデコード
出力がセットされ、フリップフロップ５−１〜５−ｎの
出力が機能パンケージ９−１〜９−ｎのイネーブル信号
となる。前述のように、フリップフロップ５−１〜５−
ｎ等の構成がイネーブル信号の送出回路を構成するもの
であり、必要に応じて周知の信号ドライバ回路等を付加
することも可能である。
又データ送出部７は、プロセッサ等の信号処理部で処理
したデータ或いは他のディジタル信号処理装置から受信
したデータを、内部ハイウェイ８に送出する機能を有す
るものであり、この内部ハイウェイ８に各機能パフケー
ジ９−１〜９−ｎが接続されている。
したデータ或いは他のディジタル信号処理装置から受信
したデータを、内部ハイウェイ８に送出する機能を有す
るものであり、この内部ハイウェイ８に各機能パフケー
ジ９−１〜９−ｎが接続されている。
クロック発生部６はデータ送出部７がら送出するデータ
に同期してクロック信号を発生させるものであり、この
ような同期化手段は既に知られている各種の手段を採用
することができるものである。又メ羊す２には、機能パ
ッケージ９−１〜９−ｎ対応にイネーブル信号情報を記
憶させておくものである。
に同期してクロック信号を発生させるものであり、この
ような同期化手段は既に知られている各種の手段を採用
することができるものである。又メ羊す２には、機能パ
ッケージ９−１〜９−ｎ対応にイネーブル信号情報を記
憶させておくものである。
第２図は動作説明図であり、（ａｌ〜（ｄ）は機能パッ
ケージ９−１〜９−ｎへのイネーブル信号、（ｅ）は内
部ハイウェイ上のデータＤ１〜Ｄｍの一例を示し、又Ｔ
はイネーブル信号の周期を示すものである。
ケージ９−１〜９−ｎへのイネーブル信号、（ｅ）は内
部ハイウェイ上のデータＤ１〜Ｄｍの一例を示し、又Ｔ
はイネーブル信号の周期を示すものである。
機能パッケージ９−１にデータＤ１、機能パッケージ９
−２にデータＤ３．Ｄ４、機能パッケージ９−３にデー
タＤ２、・・・機能パッケージ９−ｎにデータＤｍを割
当てる場合に於いて、メモＩ７２には、時刻ｔｏでアク
セスされる領域に、機能パッケージ９−１を指定するイ
ネーブル信号情報が記憶され、時刻ｔ１でアクセスされ
る領域に、機能パッケージ９−３を指定するイネーブル
信号情報が記憶され、時刻ｔ２．ｔ３でアクセスされる
領域に、それぞれ機能パッケージ９−２を指定するイネ
ーブル信号情報が記憶され、時刻ｔｍでアクセスされる
９１域に、機能パッケージ９−ｎを指定するイネーブル
信号情報が記憶されているものである。即ちメモリ２に
は、データのタイムスロットに対応するアドレスに、機
能パッケージを指定する情報が記憶されているものであ
る。
−２にデータＤ３．Ｄ４、機能パッケージ９−３にデー
タＤ２、・・・機能パッケージ９−ｎにデータＤｍを割
当てる場合に於いて、メモＩ７２には、時刻ｔｏでアク
セスされる領域に、機能パッケージ９−１を指定するイ
ネーブル信号情報が記憶され、時刻ｔ１でアクセスされ
る領域に、機能パッケージ９−３を指定するイネーブル
信号情報が記憶され、時刻ｔ２．ｔ３でアクセスされる
領域に、それぞれ機能パッケージ９−２を指定するイネ
ーブル信号情報が記憶され、時刻ｔｍでアクセスされる
９１域に、機能パッケージ９−ｎを指定するイネーブル
信号情報が記憶されているものである。即ちメモリ２に
は、データのタイムスロットに対応するアドレスに、機
能パッケージを指定する情報が記憶されているものであ
る。
従って、メモリ２が続出アドレス回路３により順次アク
セスされて、イネーブル信号情報が読出され、デコーダ
４によりデコードされてフリップフロップ５−１〜５−
ｎに加えられると、機能パッケージ９−１にはＴｅｌに
示すイネーブル信号＃１が加えられ、機能パッケージ９
−１は内部ハイウェイ８上のデータＤ１を取込み、次に
機能パッケージ９−３に（Ｃ）に示すイネーブル信号＃
２が加えられるので、機能パッケージ９−３はデータＤ
２を取込み、次に機能パンケージ９−２に（ｂｌに示す
イネーブル信号＃３．＃４が加えられるので、機能パッ
ケージ９−２はデータＤ３．Ｄ４を取込み、機能パッケ
ージ９−ｎに（ｄ）に示すイネーブル信号＃ｋが加えら
れるので、機能パッケージ９−ｎはデータＤｍを取込む
ことになる。
セスされて、イネーブル信号情報が読出され、デコーダ
４によりデコードされてフリップフロップ５−１〜５−
ｎに加えられると、機能パッケージ９−１にはＴｅｌに
示すイネーブル信号＃１が加えられ、機能パッケージ９
−１は内部ハイウェイ８上のデータＤ１を取込み、次に
機能パッケージ９−３に（Ｃ）に示すイネーブル信号＃
２が加えられるので、機能パッケージ９−３はデータＤ
２を取込み、次に機能パンケージ９−２に（ｂｌに示す
イネーブル信号＃３．＃４が加えられるので、機能パッ
ケージ９−２はデータＤ３．Ｄ４を取込み、機能パッケ
ージ９−ｎに（ｄ）に示すイネーブル信号＃ｋが加えら
れるので、機能パッケージ９−ｎはデータＤｍを取込む
ことになる。
メモリ２の記憶内容をプロセッサ等から或いはキーボー
ド等から書替えを行うことにより、機能パッケージ９−
１〜９−ｎに対するデータ割当てを変更することができ
る。
ド等から書替えを行うことにより、機能パッケージ９−
１〜９−ｎに対するデータ割当てを変更することができ
る。
発明の詳細
な説明したように、本発明は、内部ハイウェイ８に複数
の機能パッケージ９−１〜９−ｎが接続され、これらの
機能パッケージ９−１〜９−ｎ対応にイネーブル信号情
報をメモリ２に記憶させ、このメモリ２から順次読出し
たイネーブル信号情報をデコードして、機能バツケージ
９−１〜９−ｎにフリップフロップ５−１〜５−ｎ等か
ら構成された送出回路からイネーブル信号を送出し、こ
のイネーブル信号により機能バツケージ９−１〜９−ｎ
に対して内部ハイウェイ８上のデータを割当てるもので
あり、メモリ２の記憶内容の変更により機能パッケージ
に対するデータ割当変更を容易に行うことができるから
、柔軟性に富むものとなる。又内部ハイウェイ８上のデ
ータを、イネーブル信号に従って機能パンケージが取込
むものであるから、各機能パンケージにそれぞれフレー
ム同期回路等のタイミング回路を設ける必要がなくなり
、機能パンケージの構成を簡単化することが可能となる
。
の機能パッケージ９−１〜９−ｎが接続され、これらの
機能パッケージ９−１〜９−ｎ対応にイネーブル信号情
報をメモリ２に記憶させ、このメモリ２から順次読出し
たイネーブル信号情報をデコードして、機能バツケージ
９−１〜９−ｎにフリップフロップ５−１〜５−ｎ等か
ら構成された送出回路からイネーブル信号を送出し、こ
のイネーブル信号により機能バツケージ９−１〜９−ｎ
に対して内部ハイウェイ８上のデータを割当てるもので
あり、メモリ２の記憶内容の変更により機能パッケージ
に対するデータ割当変更を容易に行うことができるから
、柔軟性に富むものとなる。又内部ハイウェイ８上のデ
ータを、イネーブル信号に従って機能パンケージが取込
むものであるから、各機能パンケージにそれぞれフレー
ム同期回路等のタイミング回路を設ける必要がなくなり
、機能パンケージの構成を簡単化することが可能となる
。
第１図は本発明の実施例の要部プロ・ツク図、第２図は
動作説明図である。 １は制御部、２はメモリ、３は続出アドレス回路、４は
デコーダ、５−１〜５−ｎはフリップフロップ、６はク
ロック発生部、７はデータ送出部、８は内部ハイウェイ
、９−１〜９−ｎは機能パッケージである。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 （Ｃ）＃２ （ｄ）ヰｋ 棒ｋ
動作説明図である。 １は制御部、２はメモリ、３は続出アドレス回路、４は
デコーダ、５−１〜５−ｎはフリップフロップ、６はク
ロック発生部、７はデータ送出部、８は内部ハイウェイ
、９−１〜９−ｎは機能パッケージである。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 （Ｃ）＃２ （ｄ）ヰｋ 棒ｋ
Claims (1)
- 内部ハイウェイに接続された複数の機能パッケージ対応
にイネーブル信号情報を記憶したメモリと、該メモリか
ら順次読出した前記イネーブル信号情報をデコードして
前記機能パンケージにイネーブル信号を送出する送出口
路とを設け、該イネーブル信号により前記機能パッケー
ジに対して前記内部ハイウェイ上ψデータを割当てるこ
とを特徴とするデータ割当制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304384A JPS60237794A (ja) | 1984-05-11 | 1984-05-11 | デ−タ割当制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304384A JPS60237794A (ja) | 1984-05-11 | 1984-05-11 | デ−タ割当制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60237794A true JPS60237794A (ja) | 1985-11-26 |
Family
ID=14071473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9304384A Pending JPS60237794A (ja) | 1984-05-11 | 1984-05-11 | デ−タ割当制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63212240A (ja) * | 1987-02-27 | 1988-09-05 | Nec Corp | 回線回路系の情報伝送方式 |
-
1984
- 1984-05-11 JP JP9304384A patent/JPS60237794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63212240A (ja) * | 1987-02-27 | 1988-09-05 | Nec Corp | 回線回路系の情報伝送方式 |
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