JPS60239149A - ル−プバスアクセス方式 - Google Patents

ル−プバスアクセス方式

Info

Publication number
JPS60239149A
JPS60239149A JP9602184A JP9602184A JPS60239149A JP S60239149 A JPS60239149 A JP S60239149A JP 9602184 A JP9602184 A JP 9602184A JP 9602184 A JP9602184 A JP 9602184A JP S60239149 A JPS60239149 A JP S60239149A
Authority
JP
Japan
Prior art keywords
loop bus
normal mode
data processing
bus
stand
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9602184A
Other languages
English (en)
Inventor
Masamitsu Aoyanagi
青▲やなぎ▼ 眞美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP9602184A priority Critical patent/JPS60239149A/ja
Publication of JPS60239149A publication Critical patent/JPS60239149A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks
    • H04L12/28Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42Loop networks
    • H04L12/437Ring fault isolation or reconfiguration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はループ状のデータバス(以降、ループバスと称
する。)アクセス方式に関し、特に、複数のデータ処理
装置を接続する二重化されたループバスのアクセス方式
に関する。
〔従来技術〕
従来、複数のデータ処理装置を接続する二重化されたル
ープバスから構成され該ループバスの使用形態がノーマ
ルモード(データ処理装置とループバスを接続し、°ル
ープバスにクロック信号を供給する状態)とバイパスモ
ード(データ処理装置とループバスが接続されていない
状態)から成るシステムにおいて、使用すべきデータ処
理装置は現用系ループバスをノーマルモードで使用し、
かつ予備系ループバスをバイパスモードで使用し・〔い
る。このようなシステム構成では、予備系ループバスに
はクロック信号が供給されず、予備系ループバスが障害
となるため、二重化構成としての本来の意義が失われ、
すなわちシステムの機能性が低下するという欠点があっ
た。
〔発明の目的〕
本発明の目的は上述の欠点を解消することである。その
ために、現用系ループバスを使用すべきデータ処理it
がノーマルモードで使用し、かつ予備系ループバスに対
して少くとも1つのデータ処理装置がノーマルモードで
使用できるようにすることにより、仮りに予備系ループ
ノくスをノーマルモードにしてい石データ処理装置以外
のデータ処理装置が障害となっても、予備系ループノ(
スが障害となるのを防止し、二重化構成としてのシδテ
ムの機能性を高めることを可能にするものである。
〔発明の構成〕
本発明は、現用系および予備系の二重化されたループバ
スと、該ループバスに接続してクロック信号を供給する
ノーマルモードと前記ループバスに接続しないバイパス
モードな有する複数のデータ処理装置との間でデータの
送受信を行なうループバスアクセス方式において、現用
系ループバスを使用すべきデータ処理装置がノーマルモ
ートで使用し、かつ予備系ループバスに対して少(とも
1つのデータ処理装置がノーマルモードで使用する仁と
によりデータの送受信を行なうようにしたことを特徴と
している。
〔実施例〕
以下、本発明の実施例を第1図を参照して説明する。
第1図において、現用系ループバス1と予備系ループバ
ス2で構成される二重化されたループバスに、データ処
理装置3,4.5が接続されている。
本実施例では、接続されたデータ処理装置3゜4.5に
おいて現用系ループバス1はノーマルモーylNlで使
用されている。また、予備系ループバス2に対して、1
つのデータ処理装置5の&がノーマルモード(へ)で使
用し、他のデータ処理装置3および4はバイパスモード
(ロ)で使用するよう構成されている。したがって、デ
ータ処理装置5から予備系ループバス2に対して常にク
ロック信号が供給されるので予備系ループバス2での障
害は発生しない。また、仮りに予備系ループバス2をノ
ーマルモード(へ)で使用しているデータ処理装置5以
外の他のデータ処理装置3および4が障害となっても、
クロック信号が供給されている為、予備系ループバス2
での障害は発生しない。
〔発明の効果〕
本発明は、以上説明したように、現用系ループバスを使
用すべきデータ処理装置がノーマルモードで使用し、゛
かつ予備系ループバスに対して少くとも1つのデータ処
理装置がノーマルモードで使用できるようにすることに
より、仮りに予備系ループバスをノーマルモードにして
いるデータ処理−装置以外のデータ処理装置が障害とな
っても、予備系ループバスが障害となるのを防止し、二
重化構成としてのシステムの機能性を高める効果がある
【図面の簡単な説明】
第1図は、本発明の一実施例を適用するデ°−タパス構
成図を示す。 ゛ 1・・・・・・5A用系ループノ(ス。 2・・・・・・予備系ルーフハス。 3.4.5・・・・・・データ処理装置。 N・・・・・・ノーマルモート。 B・・・・・・バイハスモード。

Claims (1)

  1. 【特許請求の範囲】 現用系および予備系の二重化されたループバスと、該ル
    ープバスに接続してクロック信号を供給するノーマルモ
    ードと前記ループバスに接続しないバイパスモードな有
    する複数のデータ処理装置との間でデータの送受信を行
    なうループバスアクセス方式において、 前記現用系ループバスを使用すべきデータ処理装置がノ
    ーマルモードで使用し、かつ前記予備系ループバスに対
    して少くとも1つのデータ処理装置がノーマルモードで
    使用することによりデータの送受信を行なうようにした
    ことを特徴とするループバスアクセス方式。
JP9602184A 1984-05-14 1984-05-14 ル−プバスアクセス方式 Pending JPS60239149A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9602184A JPS60239149A (ja) 1984-05-14 1984-05-14 ル−プバスアクセス方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9602184A JPS60239149A (ja) 1984-05-14 1984-05-14 ル−プバスアクセス方式

Publications (1)

Publication Number Publication Date
JPS60239149A true JPS60239149A (ja) 1985-11-28

Family

ID=14153630

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9602184A Pending JPS60239149A (ja) 1984-05-14 1984-05-14 ル−プバスアクセス方式

Country Status (1)

Country Link
JP (1) JPS60239149A (ja)

Similar Documents

Publication Publication Date Title
EP1076853B1 (en) Controlling a bus with multiple system hosts
JPS60239149A (ja) ル−プバスアクセス方式
JP2004013723A (ja) 共有メモリを使ったクラスタ構成を採用した情報処理システムの障害処理装置と方法
KR0152240B1 (ko) 메모리 데이타 불일치 검출 및 복구 방법
JPS59161743A (ja) 構成切替方式
JP2869971B2 (ja) 障害検出装置
JP2698074B2 (ja) マルチプロセッサシステムにおけるプロセッサの局データ変更方法
JPS5897751A (ja) マルチプロセツサ−システム
JP2511542B2 (ja) 情報処理システム
JPS61134846A (ja) 電子計算機システム
JPH10275090A (ja) 基本処理装置の二重化方式
JPS62190536A (ja) 冗長構成制御方式
JPH0251950A (ja) 電子交換機二重化方式
JPS61139849A (ja) デ−タ処理装置の冗長化システム
JPS6162294A (ja) デイジタル交換用通話路制御装置
JPS634210B2 (ja)
JPS5851364A (ja) 二重化周辺記憶制御装置
JPS5831020B2 (ja) マルチプロセツサ制御システム
JPH04171539A (ja) 二重化計算機システム
JPS5938872A (ja) 多重系電子計算機装置
JPS5947605A (ja) バツク・アツプ制御装置
JPS60165191A (ja) マルチプロセツサ構成をとる交換局のプログラムバツクアツプ方式
JPS62217329A (ja) マルチシステムにおけるバツクアツプ方式
JPH0519743B2 (ja)
JPS60263253A (ja) 情報処理システム