JPS60239155A - パルス幅変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数個の２進数値データの加減算パルス幅変調
出力を得る変調方法および変調装置に関する。

（従来技術） 通常２進コードであられされる複数個の数値データの加
減算結果をパルス幅変調し制御信号とすることは数値制
御分野において広く行なわれるところである。従来、こ
の制御信号を作るパルス幅変調装置は大別して３つの回
路部からなる。すなわち、複数個の数値データの加減算
結果を検出する加減算結果検出回路部と、この検出結果
を一時記憶する記憶回路部と、記憶内容を読み出してパ
ルス幅変調を行なうパルス幅変調回路部とから構成され
ている。このように複数個の回路部を持つパルス幅変調
装置は、個々の回路部間を接続するための配線が必要と
なるので、装置構成そのものが複雑なものとなシ、また
応答速度も当然遅くなるという致命的とも言うべき欠点
を有する。

（発明が解決しようとする問題点） 本発明の目的は、従来のパルス幅変調装置がもつ上記欠
点に鑑み、通常２進コードであられされる複数個の数値
データの加減算結果を、直接にパルス幅変調し得るパル
ス幅変調方法および変調装置を提供することである。

（問題点を解決するための手段） 本発明のパルス幅変調方法は、ｎビットの通常２進コー
ドであられされる複数個の数値データを２″ビ、ト周期
で順次パルス幅変調し、加算または減算に対応して互い
に異なるレベルのビット荷重和に等しいパルス幅を備え
たパルス幅変調信号にそれぞれ変換させ、前記２”ビッ
ト周期の数値データ個数倍を一変調周期として、該変調
周期内に含まれる前記パルス幅変調信号配列を前記複数
個の数値データ間における加減算パルス幅変調出力とす
ることを含んで構成される。

また本発明のパルス幅変調装置社、ｎビ、トの通常２進
コードであられされる複数個の数値データを２″ピツト
期で順次切換え入力せしめる数値データ切換回路手段と
、ビットそれぞれの重みに応じ２°＋’　２１　、２１
・・・ビット幅のパルス制御信号で順次ゲートしてビッ
ト荷重値の一致時点を検出し、前記数値データそれぞれ
のビット荷重和に等しいパルス幅の数値データ内容応答
信号を発生する回路手段と、前記数値データ内容応答信
号を一つの入力としてレベル反転する出力レベル状態保
持回路手段と、加算数値データまたは減算数値データの
入力時に応答し互いに異なるレベル信号を出力し、加算
または減算にそれぞれ対応して前記出力レベル状態保持
回路手段を異なる出力レベルに予かしめ状態設定すると
共に、前記数値データ内容応答信号と共同し、加算また
は減算にそれぞれ対応して前記出力レベル状態保持回路
手段を互いに異なる出力レベルに反転せしめる信号系か
らなる制御回路平段とを含んで構成される。

（発明の効果） 本発明によれは、複数個の数値データは２ｔｌ　ビ、ト
の周期で順次パルス幅変調され、それぞれがデータ内容
に等しく、且つ加算または減算に対応して互いに逆レベ
ルの関係を持つパルス幅のパルス幅変調信号に変換され
るので、変調出力として取シ出される２ｎ　ビットを数
値データ個数倍した変調周期内には、それぞれの数値デ
ータの内容と加算または減算に関係づけられたパルス幅
変調信号が配列される。例えば、Ａ、　Ｂ、　Ｃ，Ｄ４
個の数値データがあ、、９、Ａ−Ｂ−Ｃ＋Ｄの数値に対
応するパルス幅変調出力を得たい場合には、最初の数値
データ人紘その内容に等しいハイ・レベルのパルス幅を
持つように変調され、つぎの２つの数値データＢおよび
Ｃはそれぞれその内容に等しい冒−・レベルのパルス幅
を持つように、また最後の数値データＤはその内容に等
しいハイ−レベルのパルス幅を持つように順次変調され
配列されるので、−２”Ｘ４ビ、トの一変調周期内には
、数値データ人の内容に等しい個数のハイ−レベル・ビ
ットからなるパルス幅変調信号と　２＠　ビットから数
値データＢおよびＣそれぞれの内容に等しい個数の“ロ
ー・レベル・ビットを差し引いたハイ・レベル・ビット
からなる２つのパルス幅変調信号と、数値データＤの内
容に等しい個数のハイ・レベル・ビットからなるパルス
幅変調信号配列ができる。

すなわち、ハイ・レベル・ビｙ）Ｋのみ注目すると、 人−Ｂ−Ｃ＋Ｄの数値に対応するパルス幅をもつ信号と
して変調され出力される。従って、ｍ個の数値データの
場合では、減算すべき数値データ個数をｌとして、（２
１・ｌ＋ｃ加減算値））ＴＶのハイ拳レベル期間を持つ
パルス幅変調出力が得られる。但し、Ｔυは単位ビット
のパルス幅である。

ｌろん、ロー・レベル−ビットにのみ注目したパルス幅
変調出力を対応させることも可能である。数値データ個
々の変調信号および変ｗ４Ｍ期内での配列社、全１簡琴
な公知の論理回路を用いて容易に一つの回路構成にまと
め得るので、簡単な装置構成を備え且つデータ内容の変
化に対しきわめて迅速に応答し得る、パルス幅変調装置
を実現することができる。以下図面をβ照して本発明の
詳細な説明する。

（実施例） 第１図は本発明パルス幅変調方法を説明するプロ、り構
成図で、４個の数値データに実施した場合を示す。本奥
施例ではｎビ、トの２進数値データＡ、Ｂ、ＣおよびＤ
を２１−　ビット周期で順次入力せしめる数値データ切
換回路１、数値データ内容を検出し、それぞれの数値デ
ータ内容応答信号ｐｍ、ｐ、■ｐｅおよびｐｄ　を発生
する数値デ〒り内容応答信号発生回路２、それぞれの数
値データ内容応答信号の入力の都度レベル反転し状態を
保持して数値データ個々のパルス幅変調信号配列Ｙを出
力する出力レベル状態保持回路３、数値データ個々のパ
ルス幅変調に先立ち、所望する数値データの加減算に対
応し加算すべき数値データに対してはハイ・レベルに、
また減算すべき数値データに対してはローレベルに出力
レベル状態保持回路３の出力レベルを予かしめ設定する
他、全回路動作を制御する制御信号系Ｃｋとを含む。

数値データ内容応答信号ｐｍ、ｐｂ、ｐｅおよびｐｄは
、数値データ切換回路１が順次入力せしめる数値データ
Ａ、　Ｂ、　ＣおよびＤの各ビット荷重和を検出したと
き発生される単位ビットＴＴＪのパルス幅をもつパルス
信号である。これらは所望の加減算に対し予かじめハイ
またはローの各レベルに設定されている出力レベル状態
保持回路３ｔ−駆動し、それぞれのビット荷重和検出時
点で出力レベルを反転せしめるので、加算数値データの
場合にはビ、ト荷重和数に等しいビット幅のハイ・レベ
ル期間をもつパルス幅変調信号が、減算数値データの場
合には同じくビット荷重和に等しいビット幅の四−・レ
ベル期間をもつパルス幅変調信号がそれぞれ出力される
。従りて　２ｎ　ビットを数値データ個数倍すなわち４
倍した変調周期内には、−これら４つの数値データのパ
ルス幅変調信号のパルス列が配列され、パルス幅変調出
力Ｙとして出力される。

ビット荷重和出力時点を検出するには公知の一致検出回
路を、また出力レベル状態保持回路には同じく公知のＲ
−８ラッチ回路を用い得るので、装置構成はきわめて容
易でちる。

第２図および第３図は、本発明パルス幅変調方法を３ビ
、ト構成の４個の数値データに実施した場合の変調装置
の一実施例を示す接続回路図およびタイム・チャート図
である。本実施例回路では、数値データ切換回路１は数
値データＡ（ａ、、ａ、。

”１　）＋　Ｂ（ｂ、、　’ｈｅｂｓ　）＠　Ｃ（ｃａ
ｔ　’ｔ＋　Ｃｓ　）　およびＤ　（ｄａ、　ｄｔ＝　
ｄｓ　）　の各入力ビットに対応して配された論理積回
路４〜１５、否定論理和回路１６〜１８、 否定論理回路１９〜２１からなるゲート回路で構成され
、数値データ内容応答信号発生回路２は排他的否定論理
和回路２２〜２４および否定論理和回路２５からなる一
致検出回路で構成され、また出力レベル状態保持回路３
は否定論理和回路２６〜２９からなるＲ−８ラッチ回路
で構成される。また制御信号系Ｃｋは６つの制御信号Ｃ
ｋＯ〜Ｃｋ！Ｉからなシ、否定論理回路３０．３１．３
６〜３９゜４１および４５、否定論理積回路３２〜３５
、否定論理和回路４２〜４４からなる制御回路４を構成
する。ここで制御信号Ｃｋ＋は数値データの各変調周期
’ｐｍ、　Ｔｂ、　Ｔｃおよび’ｆａ内において、それ
ぞれ２１ビット周期を持ち、またＣｋ２〜Ｃｋｓはそれ
ぞれ２１　、２１　、２４および２４　のビット周期を
持つように設定され、更にＣｋｏは単位ビット・パルス
幅Ｔυの１／２幅を持つ連続パルス信号に設定されてい
る。６つの制御信号のうちＣｋ４およびＣｋ５は、数値
データ切換回路１のゲート制御信号として用いられ、ま
たＣｋｏと共に出力レベル状態保持回路３の出力レベル
を、所望の加減算に対応し予かじめハイまたはローの各
レベルに設定するセット−リセット信号を発生する。残
るＣｋ＋。

ＣｋｚおよびＣｋａの３つの制御信号は数値データ内容
応答信号発生回路２を駆動し、数値データそれぞれのビ
ット荷重和検出時点で数値データ内容応答信号ｐａ、　
ｐｂ、　ｐ＠およびｐｄを発生するよう作用する。

本実施例回路を数値データＡ、Ｂ、ＣおよびＤに関して
、　Ａ−Ｂ−Ｃ−１−Ｄの加減算結果のパルス幅変調出
力Ｙ、を得るよう結線されているので、以下これに基づ
いて回路動作を説明する。

第３図のタイマ・チャート図には数値データＡ。

Ｂ、ＣおよびＤをそれぞれ（１１０）、（１００）、（
０１１）および（１０１）としたときの回路の信号波形
が説明され、Ｒ−８回路を駆動するセット・リセットの
各信号８１．Ｒ１および８．、Ｒ，の人力タイミング並
びに加減算結果「４」に対するパルス幅変調出力Ｙ、の
パルス配列が示されている。リセット信号Ｒ８は加算数
値データＡおよびＤのビット荷重値の検出時にそれぞれ
発生され、Ｒ−８う、子回路の出力レベルをハイからロ
ーに反転して、変調周期ＴａおよびＴｂ内にそれぞれの
データ内容に等しい６　Ｔ　ｗ　およびｓ’ｒａ　のハ
イ・レベル期間を備えたパルス幅変調信号を配列する。

またセット信号Ｓ、は減算数値データＢおよびＣのビ、
ト荷重値検出時にそれぞれ発生され、Ｒ＝−８ラッチ回
路の出力レベルをローからハイに反転して、変調周期Ｔ
１１およびＴ・内にそれぞれのデータ内容に等しい４Ｔ
ｗ　およびａ’ｒｔ　のロー中レベル期間を備えたパル
ス幅変調信号を配列する。従って全変調周期Ｔ内には数
値データＡ、Ｂ、ＣおよびＤの加減算結果「４」に対し
て、２０Ｔ’ｗのノ）イ・レベル期間を備えたパルス幅
変調信号配列Ｙ、が対応され出力される。ついでセット
参リセット信号８、、Ｒ，は上述の８１．　、Ｒ，とは
全く関係なく各数値データのビット荷重値検出時点でそ
れぞれ発生されるＲ−８う、子回路の出力レベルの状態
設定信号である。すなわち、セット信号Ｓ２は加算数値
データ人およびＤのビット荷重値検出開始時点でそれぞ
れ発生され、上述の信号８．　、　Ｒ，の入力前におい
てＲ−８う、子回路の出力レベルを常にハイ・レベソレ
に設定し、またリセット信号Ｒ３は減算数値データＢ＞
よびＣのビット荷重値検出開始時点でそれぞれ発生され
、同様に信号８．、Ｒ１の入力前においてＲ−８う、子
回路の出力レベルヲ常にロー中レベルに設定するよう作
用する。これらのセ、、ト・リセット信号Ｓ、、Ｒ，お
よびＳ、。

Ｒ３は制御信号Ｃｋｏ−＝、Ｃｋｉを用いて容易に発生
させることかできる。

第２図の接続回路図において、制御信号Ｃｋ４゜Ｃｋｇ
およびその否定信号は否定論理積回路３２〜３５を駆動
して１１次その一つを出力させ、論理積回路４〜１５の
出力をゲートする。否定論理積回路３２が出力されたと
き論理積回路４，８および１２が同時にゲートされ、数
値データＡ（ａｓ、ａ、。

ａ、　）の各ビットが入力される。否定論理積回路３３
が出力されたと！論理積回路５，９および１３が同時に
ゲートされ、数値データＢ（ｂ、。

ｈ、　ｂ、　）の各ビットが入力される。以下同様に否
定論理積回路３３および３６がそれぞれ出力されたとき
、数値データＣおよびＤがそれぞれ入力される。このよ
うにして入力された各数値データのビットは否定排他的
論理和回路２２〜２４および否定論理積回路２５からな
る一致検出回路に入力され、それぞれのど、ト荷重和が
検出されたとき否定論理積回路２５からは各数値データ
の内容を表わす数値データ内容応答信号ｐｍ、　ｐｂ、
　ｐ−およびｐｄがそれぞれ出力される。（第２図には
図示されていない）。一方加算数値データＡまたはＤの
何れか一方が選択され入力されているときは、その選択
信号の否定出力が否定論理和回路４０から出力され、数
値データ内容応答信号ｐｍまたはｐｄ　と共にＲ−８ラ
ッチ回路の否定論理和回路２６に入力される。ここで数
値データ内容応答信号および選択信号の否定出力のレベ
ル社共に「０」であるから、否定論理和回路２６の出力
レベル、すなわちＲ−８ラッチ回路のリセット信号Ｒ１
の入力レベルは「１」となる。このとき否定論理和回路
２７には数値データ内容応答信号ｐｍまたはｐｄの「０
」レベルと共に選択信号と同じレベル「１」が入力され
るので、セット信号Ｓ１の入力レベルは「０」を示す。

また減算数値データＢまたはＣの何“れか一方が選択さ
れ入力されているときは上述とは全く逆の回路動作が行
なわれ、リセット信号Ｒ１のレベルは「０」となシ、セ
ット信号Ｓ、にＬ「１」のレベルが現われる。

また制御信号ＣｋｏはＣｋ＋−ｗｃｋｓ　と共に不定論
理和回路４４に入力される。制御信号Ｃｋｏは１　／２
　Ｔ　ａのパルス幅を持つ連続パルス信号であるから、
数値データＡ、Ｂ、ＣおよびＤの各変調周期’ｐｍ、　
’ｐｂ、　ＴｅおよびＴｄ内の各変調動作開始時点にお
いてだけ、否定論理回路４５はレベル「０」を出力する
。この出力レベル「０」は前述の数値データの入力選択
信号の否定およびリセット信号Ｒ８の出力と共に否定論
理和回路４２に入力される。数値データの各変調開始時
点では末だビット荷重和の検出動作は完了していないか
らリセット信号Ｒ１は「０」レベルのままである。従っ
て加算数値データＡまたはＤの何れか一方が選択され入
力されているときは、否定論理和回路４２０３人カバ全
て「０」レベルとなシ、その出力側からはレベル「１」
のセット信号Ｓ、が出力される。

またこのとき他方の否定論理和回路４３には、否定論理
回路４１を介し再否定されたレベル「１」が入力される
ので、他の入力レベルの如何に関わらずリセット信号Ｒ
８のレベルは「０」を示す。

また減算数値データＢまたはＣの何れか一方氷選択され
入力されているときは、否定論理和回路４２および４３
は全く逆の回路動作を行ないリセ、ト信号Ｒ８のレベル
を「１」とし、セット信号Ｓ、を「０」レベルとして出
力することとなる。

以上は数値データＡ、　Ｂ、　ＣおよびＤに関してＡ−
Ｂ−Ｃ−１−１）の加減算結果をパルス幅変調する場合
を説明したが、否定論理和回路４００Å力結線を変更す
れば、全てを組合せた加減算結果のパルス幅変調出力Ｙ
をめることができる。

このとき得られるパルス幅変調出力Ｙは、３２Ｔｕを一
変調周期とし、ハイ・レベル期間（１６十（加減算結果
））Ｔ、のパルス列を備えたものである。

また数値データがｍ個の場合には、変調周期はｇｍ’ｌ
’ｕとなり、４個の減算数値データに対して、（８Ｊ＋
（加減算結果））Ｔｆｉのハイ舎レベル期間を備えたも
のとなる。

更にｎビットの数値データの場合に実施することができ
るととも明らかで、この場合には２１１＠ｍＴ−を変調
周期とし、ハイ・レベル期間（２″・ｌ＋（加減算結果
））ＴＩのパルス列を備えたパルス幅変調出力を得るこ
とができる。

以上詳細に説明したように、本発明によれば、簡単な論
理回路で一つの回路に構成されたパルス幅変調装置を得
ることができるので、データ内容の変化に対しきわめて
迅速に応答する小形チップの半導体装置としてまとめ得
る。

【図面の簡単な説明】

第１図は本発明パルス幅変調方法を説明するブロック構
成図、第２図および第３図は本発明パルス幅変調方法を
３ビツト構成の４個の数値データに実施した場合の変調
装置の一実施例を示す接続回路図およびタイム−チャー
ト図でおる。 １・・・・・・数値デー−切換回路、２・・・・・・数
値データ内容応答信号発生回路、３・・・・・・出力レ
ベル状態保持回路、４・・・・・・制御回路、Ａ（ａＡ
　＋　ａｔ　＋　ａｌ　）％ＩＢ（ｂ３．ｂ２．ｂｌ）
、Ｃ（Ｃ３，Ｃ！、Ｃ８）・・・・・・数値データ、Ｄ
（ｄ、　、　ｄ、　、　ｄｌ）　Ｃｋｏ　ｙＣｋｓ−・
・・・・制御信号、Ｒ，、Ｒ，・・・・・・リセット信
号、２５．３２〜３５・・・・・・否定論理積回路。Ｓ
、、Ｓ、・・・・・・セット信号、４〜１５・・・・・
・論理積回路、１６〜１８．２６〜２９４０．４２〜４
４・川・・否定論理和回路、２２〜２４・・・・・・否
定排他的論理和回路、１９〜２１．３６〜３９．４１４
５・・・・・・否定論理回路、ｐａ、ｐｂ、ｐｃ、ｐｄ
°川°用数値データ内容応答信号、Ｙ・・・・・・パル
ス幅変調出力。 乃Ｉ圀 乃２０

Claims (4)

【特許請求の範囲】
1. （１）ｎビットの通常２進コードであられされる複数個
   の数値データを２ｍ　ビット周期で順次パルス幅変調し
   、加算ま木は減算に対応して互いに異なるレベルのビッ
   ト荷重和に等しいパルス幅を備えたパルス幅変調信号に
   それぞれ変換させ、前記２３　ビット周期の数値データ
   個数倍ケー変調周期として、該変調周期内に含まれる前
   記パルス幅変調信号配列を前記複数個の数値データ間に
   おける加減算パルス幅変調出力とすることを特徴とする
   パルス幅変調方法。
2. （２）ｎピ、トの通常２進コードであられされる複数個
   の数値データを２″ビツト期で順次切換え入力せしめる
   数値データ切換回路手段と、ビ、トそれぞれの重み゛に
   応じ２°　２１　、２１・・・ビット幅のパルス制御信
   号で順次ゲートしてビット荷重値の一致時点を検出し、
   前記数値データそれぞれのピット荷重和に等しいパルス
   幅の数値データ内容応答信号を発生する回路手段と、前
   記数値データ内容応答信号を一つの入力としてレベル反
   転する出力レベル状態保持回路手段と、加算数値データ
   また社減算数値データの入力時に応答し互いに異なるレ
   ベル信号を出力し、加算または減算にそれぞれに対応し
   て前記出力レベル状態保持回路手段を異なる出力レベル
   に予かしめ状態設定すると共に１ 前記数値データ内容応答信号と共同し、加算または減算
   にそれぞれ対応して前記出力レベル状態保持回路手段を
   互いに異なる出力レベルに反転せしめる信号系からなる
   制御回路手段とを含むことを特徴とするパルス幅変調装
   置。
3. （３）　前記数値データ内容応答信号発生回路手段が一
   致検出回路からなることを特徴とする特許請求の範囲第
   （２）項記載のパルス幅変調装置。
4. （４）前記出力レベル状態保持回路手段がＲ−８うッチ
   回路からなることを特徴とする特許請求の範囲第（２）
   項記載のパルス幅変調装置。