JPH043703B2 - - Google Patents
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- JPH043703B2 JPH043703B2 JP9600684A JP9600684A JPH043703B2 JP H043703 B2 JPH043703 B2 JP H043703B2 JP 9600684 A JP9600684 A JP 9600684A JP 9600684 A JP9600684 A JP 9600684A JP H043703 B2 JPH043703 B2 JP H043703B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/026—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse time characteristics modulation, e.g. width, position, interval
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は複数個の２進数値データの加減算パル
ス幅変換出力を得る変換装置に関する。
ス幅変換出力を得る変換装置に関する。
（従来技術）
通常２進コードであらわされる複数個の数値デ
ータの加減算結果をパルス幅変換し制御信号とす
ることは数値制御分野において広く行なわれると
ころである。従来、この制御信号を作るパルス幅
変換装置は大別して３つの回路部からなる。すな
わち、複数個の数値データの加減算結果を検出す
る加減算結果検出回路部と、この検出結果を一時
記憶する記憶回路部と、記憶内容を読み出してパ
ルス幅変調を行なうパルス幅変調回路部とから構
成されている。このように複数個の回路部を持つ
パルス幅変換装置は、個々の回路部間を接続する
ための配線が必要となるので、装置構成そのもの
が複雑なものとなり、また応答速度も当然遅くな
るという致命的とも言うべき欠点を有する。
ータの加減算結果をパルス幅変換し制御信号とす
ることは数値制御分野において広く行なわれると
ころである。従来、この制御信号を作るパルス幅
変換装置は大別して３つの回路部からなる。すな
わち、複数個の数値データの加減算結果を検出す
る加減算結果検出回路部と、この検出結果を一時
記憶する記憶回路部と、記憶内容を読み出してパ
ルス幅変調を行なうパルス幅変調回路部とから構
成されている。このように複数個の回路部を持つ
パルス幅変換装置は、個々の回路部間を接続する
ための配線が必要となるので、装置構成そのもの
が複雑なものとなり、また応答速度も当然遅くな
るという致命的とも言うべき欠点を有する。
（発明が解決しようとする問題点）
本発明の目的は、従来のパルス幅変換装置がも
つ上記欠点に鑑み、２進コードであらわされる複
数個の数値データの加減算結果を、直接にパルス
幅変換し得るパルス幅変換装置を提供することで
ある。
つ上記欠点に鑑み、２進コードであらわされる複
数個の数値データの加減算結果を、直接にパルス
幅変換し得るパルス幅変換装置を提供することで
ある。
（問題点を解決するための手段）
本発明のパルス幅変換装置は、ｎビツトの２進
コードでそれぞれ示される複数の数値データを2n
ビツト周期で順次選択して出力する数値データ切
換回路と、この数値データ切換回路から選択出力
された数値データとともに20乃至2n-1ビツトごと
にそれぞれ論理レベルが反転するｎ個の制御信号
を受け前記選択出力されたｎビツトの数値データ
の最下位ビツト乃至最上位ビツトの各論理レベル
と前記20乃至2n-1ビツトごとにそれぞれ論理レベ
ルが反転する前記ｎ個の制御信号の各論理レベル
とがおのおのすべて一致したときに応答信号を発
生する信号発生回路と、前記選択出力された数値
データが加算すべき数値データのときは前記2nビ
ツト周期の開始とともに第１の論理レベルをとり
前記信号発生回路からの前記応答信号に同期して
第２の論理レベルに反転し、前記選択出力された
数値データが減算すべき数値データのときは前記
2nビツト周期の開始とともに前記第２の論理レベ
ルをとり前記信号発生回路からの前記応答信号に
同期して前記第１の論理レベルに反転するパルス
信号を出力する回路手段とを備えることを特徴と
する。
コードでそれぞれ示される複数の数値データを2n
ビツト周期で順次選択して出力する数値データ切
換回路と、この数値データ切換回路から選択出力
された数値データとともに20乃至2n-1ビツトごと
にそれぞれ論理レベルが反転するｎ個の制御信号
を受け前記選択出力されたｎビツトの数値データ
の最下位ビツト乃至最上位ビツトの各論理レベル
と前記20乃至2n-1ビツトごとにそれぞれ論理レベ
ルが反転する前記ｎ個の制御信号の各論理レベル
とがおのおのすべて一致したときに応答信号を発
生する信号発生回路と、前記選択出力された数値
データが加算すべき数値データのときは前記2nビ
ツト周期の開始とともに第１の論理レベルをとり
前記信号発生回路からの前記応答信号に同期して
第２の論理レベルに反転し、前記選択出力された
数値データが減算すべき数値データのときは前記
2nビツト周期の開始とともに前記第２の論理レベ
ルをとり前記信号発生回路からの前記応答信号に
同期して前記第１の論理レベルに反転するパルス
信号を出力する回路手段とを備えることを特徴と
する。
好ましくは前記回路手段は、前記パルス信号が
出力される出力端子ならびに第１及び第２の入力
端子を有する第１の手段であつて、前記第１の入
力端子への信号の供給により前記出力端子を前記
第１の論理レベルに保持し前記第２の入力端子へ
の信号の供給により前記出力端子を前記第２の論
理レベルに保持する第１の手段と、前記2nビツト
周期の開始を示す開始信号を発生する第２の手段
と、前記選択出力された数値データが加算すべき
数値データのときは前記開始信号を前記第１の手
段の前記第１の入力端子に前記応答信号を前記第
１の手段の前記第２の入力端子にそれぞれ供給
し、前記選択出力された数値データが減算すべき
数値データのときは前記開始信号を前記第１の手
段の前記第２の入力端子に前記応答信号を前記第
１の手段の前記第１の入力端子にそれぞれ供給す
る第３の手段とを含んでいる。
出力される出力端子ならびに第１及び第２の入力
端子を有する第１の手段であつて、前記第１の入
力端子への信号の供給により前記出力端子を前記
第１の論理レベルに保持し前記第２の入力端子へ
の信号の供給により前記出力端子を前記第２の論
理レベルに保持する第１の手段と、前記2nビツト
周期の開始を示す開始信号を発生する第２の手段
と、前記選択出力された数値データが加算すべき
数値データのときは前記開始信号を前記第１の手
段の前記第１の入力端子に前記応答信号を前記第
１の手段の前記第２の入力端子にそれぞれ供給
し、前記選択出力された数値データが減算すべき
数値データのときは前記開始信号を前記第１の手
段の前記第２の入力端子に前記応答信号を前記第
１の手段の前記第１の入力端子にそれぞれ供給す
る第３の手段とを含んでいる。
（発明の効果）
本発明によれば、複数個の数値データは2nビツ
トの周期で順次パルス幅変調され、それぞれがデ
ータ内容に等しく、且つ加算または減算に対応し
て互いに逆レベルの関係を持つパルス幅のパルス
幅変調信号に変換されるので、変調出力として取
り出される2nビツトを数値データ個数倍した変換
周期内には、それぞれの数値データの内容と加算
または減算に関係づけられたパルス幅変調信号が
配列される。例えば、Ａ、Ｂ、Ｃ、D4個の数値
データがあり、Ａ−Ｂ−Ｃ＋Ｄの数値に対応する
パルス幅変換出力を得たい場合には、最初の数値
データＡはその内容に等しいハイ・レベルのパル
ス幅を持つように変調され、つぎの２つの数値デ
ータＢおよびＣはそれぞれその内容に等しいロ
ー・レベルのパルス幅を持つように、また最後の
数値データＤはその内容に等しいハイ・レベルの
パルス幅を持つように順次変調され配列されるの
で、2n×４ビツトの一変換周期内には、数値デー
タＡの内容に等しい個数のハイ・レベル・ビツト
からなるパルス幅変調信号と、2nビツトから数値
データＢおよびＣそれぞれの内容に等しい個数の
ロー・レベル・ビツトを差し引いたハイ・レベ
ル・ビツトからなる２つのパルス幅変調信号と、
数値データＤの内容に等しい個数のハイ・レベ
ル・ビツトからなるパルス幅変調信号配列ができ
る。すなわち、ハイ・レベル・ビツトにのみ注目
すると、Ａ＋（2n−Ｂ）＋（2n−Ｃ）＋Ｄ＝2n×２＋
（Ａ−Ｂ−Ｃ＋Ｄ）の数値に対応するパルス幅を
もつ信号として変換され出力される。従つて、ｍ
個の数値データの場合では、減算すべき数値デー
タ個数をｌとして、｛2n・ｌ＋（加減算値）｝TU
のハイ・レベル期間を持つパルス幅変換出力が得
られる。但し、TUは単位ビツトのパルス幅であ
る。
トの周期で順次パルス幅変調され、それぞれがデ
ータ内容に等しく、且つ加算または減算に対応し
て互いに逆レベルの関係を持つパルス幅のパルス
幅変調信号に変換されるので、変調出力として取
り出される2nビツトを数値データ個数倍した変換
周期内には、それぞれの数値データの内容と加算
または減算に関係づけられたパルス幅変調信号が
配列される。例えば、Ａ、Ｂ、Ｃ、D4個の数値
データがあり、Ａ−Ｂ−Ｃ＋Ｄの数値に対応する
パルス幅変換出力を得たい場合には、最初の数値
データＡはその内容に等しいハイ・レベルのパル
ス幅を持つように変調され、つぎの２つの数値デ
ータＢおよびＣはそれぞれその内容に等しいロ
ー・レベルのパルス幅を持つように、また最後の
数値データＤはその内容に等しいハイ・レベルの
パルス幅を持つように順次変調され配列されるの
で、2n×４ビツトの一変換周期内には、数値デー
タＡの内容に等しい個数のハイ・レベル・ビツト
からなるパルス幅変調信号と、2nビツトから数値
データＢおよびＣそれぞれの内容に等しい個数の
ロー・レベル・ビツトを差し引いたハイ・レベ
ル・ビツトからなる２つのパルス幅変調信号と、
数値データＤの内容に等しい個数のハイ・レベ
ル・ビツトからなるパルス幅変調信号配列ができ
る。すなわち、ハイ・レベル・ビツトにのみ注目
すると、Ａ＋（2n−Ｂ）＋（2n−Ｃ）＋Ｄ＝2n×２＋
（Ａ−Ｂ−Ｃ＋Ｄ）の数値に対応するパルス幅を
もつ信号として変換され出力される。従つて、ｍ
個の数値データの場合では、減算すべき数値デー
タ個数をｌとして、｛2n・ｌ＋（加減算値）｝TU
のハイ・レベル期間を持つパルス幅変換出力が得
られる。但し、TUは単位ビツトのパルス幅であ
る。
もちろん、ロー・レベル・ビツトにのみ注目し
たパルス幅変換出力を対応させることも可能であ
る。数値データ個々の変調信号および変調周期内
での配列は、全て簡単な公知の論理回路を用いて
容易に一つの回路構成にまとめ得るので、簡単な
装置構成を備え且つデータ内容の変化に対しきわ
めて迅速に応答し得る、パルス幅変換装置を実現
することができる。以下図面を参照して本発明を
詳細に説明する。
たパルス幅変換出力を対応させることも可能であ
る。数値データ個々の変調信号および変調周期内
での配列は、全て簡単な公知の論理回路を用いて
容易に一つの回路構成にまとめ得るので、簡単な
装置構成を備え且つデータ内容の変化に対しきわ
めて迅速に応答し得る、パルス幅変換装置を実現
することができる。以下図面を参照して本発明を
詳細に説明する。
（実施例）
第１図は本発明を説明するブロツク構成図で、
４個の数値データに実施した場合を示す。本実施
例ではｎビツトの２進数値データＡ，Ｂ，Ｃおよ
びＤを2nビツト周期で順次入力せしめる数値デー
タ切換回路１、数値データ内容を検出し、それぞ
れの数値データ内容応答信号pa，pb，pcおよび
pdを発生する数値データ内容応答信号発生回路
２、それぞれの数値データ内容応答信号の入力の
都度レベル反転し状態を保持して数値データ個々
のパルス幅変換信号配列Ｙを出力する出力レベル
状態保持回路３、数値データ個々のパルス幅変調
に先立ち、所望する数値データの加減算に対応し
加算すべき数値データに対してはハイ・レベル
に、また減算すべき数値データに対してはローレ
ベルに出力レベル状態保持回路３の出力レベルを
予め設定する他、全回路動作を制御する制御信号
系Ckとを含む。
４個の数値データに実施した場合を示す。本実施
例ではｎビツトの２進数値データＡ，Ｂ，Ｃおよ
びＤを2nビツト周期で順次入力せしめる数値デー
タ切換回路１、数値データ内容を検出し、それぞ
れの数値データ内容応答信号pa，pb，pcおよび
pdを発生する数値データ内容応答信号発生回路
２、それぞれの数値データ内容応答信号の入力の
都度レベル反転し状態を保持して数値データ個々
のパルス幅変換信号配列Ｙを出力する出力レベル
状態保持回路３、数値データ個々のパルス幅変調
に先立ち、所望する数値データの加減算に対応し
加算すべき数値データに対してはハイ・レベル
に、また減算すべき数値データに対してはローレ
ベルに出力レベル状態保持回路３の出力レベルを
予め設定する他、全回路動作を制御する制御信号
系Ckとを含む。
数値データ内容応答信号pa，pb，pcおよびpd
は、数値データ切換回路１が順次入力せしめる数
値データＡ，Ｂ，ＣおよびＤの各ビツトの論理値
を重みづけしたものの和を検出したとき発生され
る単位ビツトTUのパルス幅をもつパルス信号で
ある。これらは所望の加減算に対し予めハイまた
はローの各レベルに設定されている出力レベル状
態保持回路３を駆動し、それぞれのビツトの論理
値を重みづけしたものの和を検出時点で出力レベ
ルを反転せしめるので、加算数値データの場合に
はビツトの論理値を重みづけしたものの和数に等
しいビツト幅のハイ・レベル期間をもつパルス幅
変調信号が、減算数値データの場合には同じくビ
ツトの論理値を重みづけしたものの和に等しいビ
ツト幅のロー・レベル期間をもつパルス幅変調信
号がそれぞれ出力される。従つて、2nビツトを数
値データ個数倍すなわち４倍した変換周期内に
は、これら４つの数値データのパルス幅変調信号
のパルス列が配列され、パルス幅変換出力Ｙとし
て出力される。
は、数値データ切換回路１が順次入力せしめる数
値データＡ，Ｂ，ＣおよびＤの各ビツトの論理値
を重みづけしたものの和を検出したとき発生され
る単位ビツトTUのパルス幅をもつパルス信号で
ある。これらは所望の加減算に対し予めハイまた
はローの各レベルに設定されている出力レベル状
態保持回路３を駆動し、それぞれのビツトの論理
値を重みづけしたものの和を検出時点で出力レベ
ルを反転せしめるので、加算数値データの場合に
はビツトの論理値を重みづけしたものの和数に等
しいビツト幅のハイ・レベル期間をもつパルス幅
変調信号が、減算数値データの場合には同じくビ
ツトの論理値を重みづけしたものの和に等しいビ
ツト幅のロー・レベル期間をもつパルス幅変調信
号がそれぞれ出力される。従つて、2nビツトを数
値データ個数倍すなわち４倍した変換周期内に
は、これら４つの数値データのパルス幅変調信号
のパルス列が配列され、パルス幅変換出力Ｙとし
て出力される。
ビツトの論理値を重みづけしたものの和の出力
時点を検出するには公知の一致検出回路を、また
出力レベル状態保持回路には同じく公知のＲ−Ｓ
ラツチ回路を用い得るので、装置構成はきわめて
容易である。
時点を検出するには公知の一致検出回路を、また
出力レベル状態保持回路には同じく公知のＲ−Ｓ
ラツチ回路を用い得るので、装置構成はきわめて
容易である。
第２図および第３図は、本発明を３ビツト構成
の４個の数値データに実施した場合の変換装置の
一実施例を示す接続回路図およびタイム・チヤー
ト図である。本実施例回路では、数値データ切換
回路１は数値データＡ（a3，a2，a1），Ｂ（b3，b2，
b1），Ｃ（c3，c2，c1）およびＤ（d3，d2，d1）の各
入力ビツトに対応して配された論理積回路４〜１
５、否定論理和回路１６〜１８、否定論理回路１
９〜２１からなるゲート回路で構成され、数値デ
ータ内容応答信号発生回路２は排他的否定論理和
回路２２〜２４および否定論理和回路２５からな
る一致検出回路で構成され、また出力レベル状態
保持回路３は否定論理和回路２６〜２９からなる
Ｒ−Ｓラツチ回路で構成される。また制御信号系
Ckは６つの制御信号Ck0〜Ck5からなり、否定論
理回路３０，３１，３６〜３９，４１および４
５、否定論理積回路３２〜３５、否定論理和回路
４０，４２〜４４からなる制御回路４を構成す
る。ここで制御信号Ck1は数値データの各変調周
期Ta，Tb，TcおよびTd内において、それぞれ
20ビツト周期を持ち、またCk2〜Ck5はそれぞれ
21、22、23および24のビツト周期を持つように設
定され、更にCk0は単位ビツト・パルス幅TUの
１／２幅を持つ連続パルス信号に設定されている。
６つの制御信号のうちCk4およびCk5は、数値デ
ータ切換回路１のゲート制御信号として用いら
れ、またCk0と共に出力レベル状態保持回路３の
出力レベルを、所望の加減算に対応し予めハイま
たはローの各レベルに設定するセツト・リセツト
信号を発生する。残るCk1，Ck2およびCk3の３
つの制御信号は数値データ内容応答信号発生回路
２を駆動し、数値データそれぞれのビツトの論理
値を重みづけしたものの和の検出時点で数値デー
タ内容応答信号pa，pb，pcおよびpdを発生する
よう作用する。
の４個の数値データに実施した場合の変換装置の
一実施例を示す接続回路図およびタイム・チヤー
ト図である。本実施例回路では、数値データ切換
回路１は数値データＡ（a3，a2，a1），Ｂ（b3，b2，
b1），Ｃ（c3，c2，c1）およびＤ（d3，d2，d1）の各
入力ビツトに対応して配された論理積回路４〜１
５、否定論理和回路１６〜１８、否定論理回路１
９〜２１からなるゲート回路で構成され、数値デ
ータ内容応答信号発生回路２は排他的否定論理和
回路２２〜２４および否定論理和回路２５からな
る一致検出回路で構成され、また出力レベル状態
保持回路３は否定論理和回路２６〜２９からなる
Ｒ−Ｓラツチ回路で構成される。また制御信号系
Ckは６つの制御信号Ck0〜Ck5からなり、否定論
理回路３０，３１，３６〜３９，４１および４
５、否定論理積回路３２〜３５、否定論理和回路
４０，４２〜４４からなる制御回路４を構成す
る。ここで制御信号Ck1は数値データの各変調周
期Ta，Tb，TcおよびTd内において、それぞれ
20ビツト周期を持ち、またCk2〜Ck5はそれぞれ
21、22、23および24のビツト周期を持つように設
定され、更にCk0は単位ビツト・パルス幅TUの
１／２幅を持つ連続パルス信号に設定されている。
６つの制御信号のうちCk4およびCk5は、数値デ
ータ切換回路１のゲート制御信号として用いら
れ、またCk0と共に出力レベル状態保持回路３の
出力レベルを、所望の加減算に対応し予めハイま
たはローの各レベルに設定するセツト・リセツト
信号を発生する。残るCk1，Ck2およびCk3の３
つの制御信号は数値データ内容応答信号発生回路
２を駆動し、数値データそれぞれのビツトの論理
値を重みづけしたものの和の検出時点で数値デー
タ内容応答信号pa，pb，pcおよびpdを発生する
よう作用する。
本実施例回路を数値データＡ，Ｂ，ＣおよびＤ
に関して、Ａ−Ｂ−Ｃ＋Ｄの加減算結果のパルス
幅変換出力Y1を得るよう結線されているので、
以下これに基づいて回路動作を説明する。
に関して、Ａ−Ｂ−Ｃ＋Ｄの加減算結果のパルス
幅変換出力Y1を得るよう結線されているので、
以下これに基づいて回路動作を説明する。
第３図のタイム・チヤート図には数値データ
Ａ，Ｂ，ＣおよびＤをそれぞれ（110）、（100）、
（011）および（101）としたときの回路の信号波
形が説明され、Ｒ−Ｓ回路を駆動するセツト・リ
セツトの各信号S1，R1およびS2，R2の入力タイ
ミング並びに加減算結果「４」に対するパルス幅
変換出力Y1のパルス配列が示されている。リセ
ツト信号R1は加算数値データＡおよびＤのビツ
トの論理値を重みづけしたものの和の検出時にそ
れぞれ発生され、Ｒ−Ｓラツチ回路の出力レベル
をハイからローに反転して、変調周期Taおよび
Td内にそれぞれのデータ内容に等しい6Tuおよ
び5Tuのハイ・レベル期間を備えたパルス幅変調
信号を配列する。またセツト信号S1は減算数値デ
ータＢおよびＣのビツトの論理値を重みづけした
ものの和の検出時にそれぞれ発生され、Ｒ−Ｓラ
ツチ回路の出力レベルをローからハイに反転し
て、変調周期TbおよびTc内にそれぞれのデータ
内容に等しい4Tuおよび3Tuのロー・レベル期間
を備えたパルス幅変調信号を配列する。従つて全
変換周期Ｔ内には数値データＡ，Ｂ，ＣおよびＤ
の加減算結果「４」に対して、20Tuのハイ・レ
ベル期間を備えたパルス幅変換信号配列Y1が対
応され出力される。ついでセツト・リセツト信号
S2，R2は上述のS1，R1とは全く関係なく各数値
データのビツトの論理値を重みづけしたものの和
の検出時点でそれぞれ発生されるＲ−Ｓラツチ回
路の出力レベルの状態設定信号である。すなわ
ち、セツト信号S2は加算数値データＡおよびＤの
ビツトの論理値を重みづけしたものの和の検出開
始時点でそれぞれ発生され、上述の信号S1，R1
の入力前においてＲ−Ｓラツチ回路の出力レベル
を常にハイ・レベルに設定し、またリセツト信号
R2は減算数値データＢおよびＣのビツトの論理
値を重みづけしたものの和の検出開始時点でそれ
ぞれ発生され、同様に信号S1，R1の入力前にお
いてＲ−Ｓラツチ回路の出力レベルを常にロー・
レベルに設定するよう作用する。これらのセツ
ト・リセツト信号S1，R1およびS2，R2は制御信
号Ck0〜Ck5を用いて容易に発生させることがで
きる。
Ａ，Ｂ，ＣおよびＤをそれぞれ（110）、（100）、
（011）および（101）としたときの回路の信号波
形が説明され、Ｒ−Ｓ回路を駆動するセツト・リ
セツトの各信号S1，R1およびS2，R2の入力タイ
ミング並びに加減算結果「４」に対するパルス幅
変換出力Y1のパルス配列が示されている。リセ
ツト信号R1は加算数値データＡおよびＤのビツ
トの論理値を重みづけしたものの和の検出時にそ
れぞれ発生され、Ｒ−Ｓラツチ回路の出力レベル
をハイからローに反転して、変調周期Taおよび
Td内にそれぞれのデータ内容に等しい6Tuおよ
び5Tuのハイ・レベル期間を備えたパルス幅変調
信号を配列する。またセツト信号S1は減算数値デ
ータＢおよびＣのビツトの論理値を重みづけした
ものの和の検出時にそれぞれ発生され、Ｒ−Ｓラ
ツチ回路の出力レベルをローからハイに反転し
て、変調周期TbおよびTc内にそれぞれのデータ
内容に等しい4Tuおよび3Tuのロー・レベル期間
を備えたパルス幅変調信号を配列する。従つて全
変換周期Ｔ内には数値データＡ，Ｂ，ＣおよびＤ
の加減算結果「４」に対して、20Tuのハイ・レ
ベル期間を備えたパルス幅変換信号配列Y1が対
応され出力される。ついでセツト・リセツト信号
S2，R2は上述のS1，R1とは全く関係なく各数値
データのビツトの論理値を重みづけしたものの和
の検出時点でそれぞれ発生されるＲ−Ｓラツチ回
路の出力レベルの状態設定信号である。すなわ
ち、セツト信号S2は加算数値データＡおよびＤの
ビツトの論理値を重みづけしたものの和の検出開
始時点でそれぞれ発生され、上述の信号S1，R1
の入力前においてＲ−Ｓラツチ回路の出力レベル
を常にハイ・レベルに設定し、またリセツト信号
R2は減算数値データＢおよびＣのビツトの論理
値を重みづけしたものの和の検出開始時点でそれ
ぞれ発生され、同様に信号S1，R1の入力前にお
いてＲ−Ｓラツチ回路の出力レベルを常にロー・
レベルに設定するよう作用する。これらのセツ
ト・リセツト信号S1，R1およびS2，R2は制御信
号Ck0〜Ck5を用いて容易に発生させることがで
きる。
第２図の接続回路図において、制御信号Ck4，
Ck5およびその否定信号は否定論理積回路３２〜
３５を駆動して順次その一つを出力させ、論理積
回路４〜１５の出力をゲートする。否定論理積回
路３２が出力されたとき論理積回路４，８および
１２が同時にゲートされ、数値データＡ（a3，a2，
a1）の各ビツトが入力される。否定論理積回路３
３が出力されたとき論理積回路５，９および１３
が同時にゲートされ、数値データＢ（b3，b2，b1）
の各ビツトが入力される。以下同様に否定論理積
回路３４および３５がそれぞれ出力されたとき、
数値データＣおよびＤがそれぞれ入力される。こ
のようにして入力された各数値データのビツトは
否定排他的論理和回路２２〜２４および否定論理
積回路２５からなる一致検出回路に入力され、そ
れぞれのビツトの論理値を重みづけしたものの和
が検出されたとき否定論理積回路２５からは各数
値データの内容を表わす数値データ内容応答信号
pa，pb，pcおよびpdがそれぞれ出力される。（第
２図には図示されていない）。一方加算数値デー
タＡまたはＤの何れか一方が選択され入力されて
いるときは、その選択信号の否定出力が否定論理
和回路４０から出力され、数値データ内容応答信
号paまたはpdと共にＲ−Ｓラツチ回路の否定論
理和回路２６に入力される。ここで数値データ内
容応答信号および選択信号の否定出力のレベルは
共に「０」であるから、否定論理和回路２６の出
力レベル、すなわちＲ−Ｓラツチ回路のリセツト
信号R1の入力レベルは「１」となる。このとき
否定論理和回路２７には数値データ内容応答信号
paまたはpdの「０」レベルと共に選択信号と同
じレベル「１」が入力されるので、セツト信号S1
の入力レベルは「０」を示す。また減算数値デー
タＢまたはＣの何れか一方が選択され入力されて
いるときは上述とは全く逆の回路動作が行なわ
れ、リセツト信号R1のレベルは「０」となり、
セツト信号S1には「１」のレベルが現われる。
Ck5およびその否定信号は否定論理積回路３２〜
３５を駆動して順次その一つを出力させ、論理積
回路４〜１５の出力をゲートする。否定論理積回
路３２が出力されたとき論理積回路４，８および
１２が同時にゲートされ、数値データＡ（a3，a2，
a1）の各ビツトが入力される。否定論理積回路３
３が出力されたとき論理積回路５，９および１３
が同時にゲートされ、数値データＢ（b3，b2，b1）
の各ビツトが入力される。以下同様に否定論理積
回路３４および３５がそれぞれ出力されたとき、
数値データＣおよびＤがそれぞれ入力される。こ
のようにして入力された各数値データのビツトは
否定排他的論理和回路２２〜２４および否定論理
積回路２５からなる一致検出回路に入力され、そ
れぞれのビツトの論理値を重みづけしたものの和
が検出されたとき否定論理積回路２５からは各数
値データの内容を表わす数値データ内容応答信号
pa，pb，pcおよびpdがそれぞれ出力される。（第
２図には図示されていない）。一方加算数値デー
タＡまたはＤの何れか一方が選択され入力されて
いるときは、その選択信号の否定出力が否定論理
和回路４０から出力され、数値データ内容応答信
号paまたはpdと共にＲ−Ｓラツチ回路の否定論
理和回路２６に入力される。ここで数値データ内
容応答信号および選択信号の否定出力のレベルは
共に「０」であるから、否定論理和回路２６の出
力レベル、すなわちＲ−Ｓラツチ回路のリセツト
信号R1の入力レベルは「１」となる。このとき
否定論理和回路２７には数値データ内容応答信号
paまたはpdの「０」レベルと共に選択信号と同
じレベル「１」が入力されるので、セツト信号S1
の入力レベルは「０」を示す。また減算数値デー
タＢまたはＣの何れか一方が選択され入力されて
いるときは上述とは全く逆の回路動作が行なわ
れ、リセツト信号R1のレベルは「０」となり、
セツト信号S1には「１」のレベルが現われる。
また制御信号Ck0はCk1〜Ck3と共に否定論理
和回路４４に入力される。制御信号Ck0は1/2Tu
のパルス幅を持つ連続パルス信号であるから、数
値データＡ，Ｂ，ＣおよびＤの各変調周期Ta，
Tb，TcおよびTd内の各変調動作開始時点にお
いてだけ、否定論理回路４５はレベル「０」を出
力する。この出力レベル「０」は前述の数値デー
タの入力選択信号の否定およびリセツト信号R1
の出力と共に否定論理和回路４２に入力される。
数値データの各変調開始時点では未だビツトの論
理値を重みづけしたものの和の検出動作は完了し
ていないからリセツト信号R1は「０」レベルの
ままである。従つて加算数値データＡまたはＤの
何れか一方が選択され入力されているときは、否
定論理和回路４２の３入力は全て「０」レベルと
なり、その出力側からはレベル「１」のセツト信
号S2が出力される。またこのとき他方の否定論理
和回路４３には、否定論理回路４１を介し再否定
されたレベル「１」が入力されるので、他の入力
レベルの如何に関わらずリセツト信号R2のレベ
ルは「０」を示す。また減算数値データＢまたは
Ｃの何れか一方が選択され入力されているとき
は、否定論理和回路４２および４３は全く逆の回
路動作を行ないリセツト信号R1のレベルを「１」
とし、セツト信号S2を「０」レベルとして出力す
ることとなる。
和回路４４に入力される。制御信号Ck0は1/2Tu
のパルス幅を持つ連続パルス信号であるから、数
値データＡ，Ｂ，ＣおよびＤの各変調周期Ta，
Tb，TcおよびTd内の各変調動作開始時点にお
いてだけ、否定論理回路４５はレベル「０」を出
力する。この出力レベル「０」は前述の数値デー
タの入力選択信号の否定およびリセツト信号R1
の出力と共に否定論理和回路４２に入力される。
数値データの各変調開始時点では未だビツトの論
理値を重みづけしたものの和の検出動作は完了し
ていないからリセツト信号R1は「０」レベルの
ままである。従つて加算数値データＡまたはＤの
何れか一方が選択され入力されているときは、否
定論理和回路４２の３入力は全て「０」レベルと
なり、その出力側からはレベル「１」のセツト信
号S2が出力される。またこのとき他方の否定論理
和回路４３には、否定論理回路４１を介し再否定
されたレベル「１」が入力されるので、他の入力
レベルの如何に関わらずリセツト信号R2のレベ
ルは「０」を示す。また減算数値データＢまたは
Ｃの何れか一方が選択され入力されているとき
は、否定論理和回路４２および４３は全く逆の回
路動作を行ないリセツト信号R1のレベルを「１」
とし、セツト信号S2を「０」レベルとして出力す
ることとなる。
以上は数値データＡ，Ｂ，ＣおよびＤに関して
Ａ−Ｂ−Ｃ＋Ｄの加減算結果をパルス幅変調する
場合を説明したが、否定論理和回路４０の入力結
線を変更すれば、全てを組合せた加減算結果のパ
ルス幅変換出力Ｙを求めることができる。
Ａ−Ｂ−Ｃ＋Ｄの加減算結果をパルス幅変調する
場合を説明したが、否定論理和回路４０の入力結
線を変更すれば、全てを組合せた加減算結果のパ
ルス幅変換出力Ｙを求めることができる。
このとき得られるパルス幅変換出力Ｙは、
32Tuを一変換周期とし、ハイ・レベル期間｛16
＋（加減算結果）｝Tuのパルス列を備えたもので
ある。
32Tuを一変換周期とし、ハイ・レベル期間｛16
＋（加減算結果）｝Tuのパルス列を備えたもので
ある。
また数値データがｍ個の場合には、変換周期は
8mTuとなり、ｌ個の減算数値データに対して、
｛8l＋（加減算結果）｝Tuのハイ・レベル期間を備
えたものとなる。
8mTuとなり、ｌ個の減算数値データに対して、
｛8l＋（加減算結果）｝Tuのハイ・レベル期間を備
えたものとなる。
更にｎビツトの数値データの場合に実施するこ
とができることも明らかで、この場合には2n・
mTuを変換周期とし、ハイ・レベル期間｛2n・
ｌ＋（加減算結果）｝Tuのパルス列を備えたパル
ス幅変換出力を得ることができる。
とができることも明らかで、この場合には2n・
mTuを変換周期とし、ハイ・レベル期間｛2n・
ｌ＋（加減算結果）｝Tuのパルス列を備えたパル
ス幅変換出力を得ることができる。
以上詳細に説明したように、本発明によれば、
簡単な論理回路で一つの回路に構成されたパルス
幅変換装置を得ることができるので、データ内容
の変化に対しきわめて迅速に応答する小形チツプ
の半導体装置としてまとめ得る。
簡単な論理回路で一つの回路に構成されたパルス
幅変換装置を得ることができるので、データ内容
の変化に対しきわめて迅速に応答する小形チツプ
の半導体装置としてまとめ得る。
第１図は本発明を説明するブロツク構成図、第
２図および第３図は本発明を３ビツト構成の４個
の数値データに実施した場合の変換装置の一実施
例を示す接続回路図およびタイム・チヤート図で
ある。 １……数値データ切換回路、２……数値データ
内容応答信号発生回路、３……出力レベル状態保
持回路、４……制御回路、Ａ（a3，a2，a1），Ｂ
（b3，b2，b1），Ｃ（c3，c2，c1），Ｄ（d3，d2，d1）
……数値データ、Ck0〜Ck5……制御信号、R1，
R2……リセツト信号、２５，３２〜３５……否
定論理積回路、S1，S2……セツト信号、４〜１５
……論理積回路、１６〜１８，２６〜２９，４
０，４２〜４４……否定論理和回路、２２〜２４
……否定排他的論理和回路、１９〜２１，３６〜
３９，４１，４５……否定論理回路、pa，pb，
pc，pd……数値データ内容応答信号、Ｙ……パ
ルス幅変換出力。
２図および第３図は本発明を３ビツト構成の４個
の数値データに実施した場合の変換装置の一実施
例を示す接続回路図およびタイム・チヤート図で
ある。 １……数値データ切換回路、２……数値データ
内容応答信号発生回路、３……出力レベル状態保
持回路、４……制御回路、Ａ（a3，a2，a1），Ｂ
（b3，b2，b1），Ｃ（c3，c2，c1），Ｄ（d3，d2，d1）
……数値データ、Ck0〜Ck5……制御信号、R1，
R2……リセツト信号、２５，３２〜３５……否
定論理積回路、S1，S2……セツト信号、４〜１５
……論理積回路、１６〜１８，２６〜２９，４
０，４２〜４４……否定論理和回路、２２〜２４
……否定排他的論理和回路、１９〜２１，３６〜
３９，４１，４５……否定論理回路、pa，pb，
pc，pd……数値データ内容応答信号、Ｙ……パ
ルス幅変換出力。
Claims (1)
- 【特許請求の範囲】 １ ｎビツトの２進コードでそれぞれ示される複
数の数値データを2nビツト周期で順次選択して出
力する数値データ切換回路と、この数値データ切
換回路から選択出力された数値データとともに20
乃至2n-1ビツトごとにそれぞれ論理レベルが反転
するｎ個の制御信号を受け前記選択出力されたｎ
ビツトの数値データの最下位ビツト乃至最上位ビ
ツトの各論理レベルと前記20乃至2n-1ビツトごと
にそれぞれ論理レベルが反転する前記ｎ個の制御
信号の各論理レベルとがおのおのすべて一致した
ときに応答信号を発生する信号発生回路と、前記
選択出力された数値データが加算すべき数値デー
タのときは前記2nビツト周期の開始とともに第１
の論理レベルをとり前記信号発生回路からの前記
応答信号に同期して第２の論理レベルに反転し、
前記選択出力された数値データが減算すべき数値
データのときは前記2nビツト周期の開始とともに
前記第２の論理レベルをとり前記信号発生回路か
らの前記応答信号に同期して前記第１の論理レベ
ルに反転するパルス信号を出力する回路手段とを
備えることを特徴とするパルス幅変換装置。 ２ 前記回路手段は、前記パルス信号が出力され
る出力端子ならびに第１及び第２の入力端子を有
する第１の手段であつて、前記第１の入力端子へ
の信号の供給により前記出力端子を前記第１の論
理レベルに保持し前記第２の入力端子への信号の
供給により前記出力端子を前記第２の論理レベル
に保持する第１の手段と、前記2nビツト周期の開
始を示す開始信号を発生する第２の手段と、前記
選択出力された数値データが加算すべき数値デー
タのときは前記開始信号を前記第１の手段の前記
第１の入力端子に前記応答信号を前記第１の手段
の前記第２の入力端子にそれぞれ供給し、前記選
択出力された数値データが減算すべき数値データ
のときは前記開始信号を前記第１の手段の前記第
２の入力端子に前記応答信号を前記第１の手段の
前記第１の入力端子にそれぞれ供給する第３の手
段とを含むことを特徴とする特許請求の範囲第１
項記載のパルス幅変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9600684A JPS60239155A (ja) | 1984-05-14 | 1984-05-14 | パルス幅変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9600684A JPS60239155A (ja) | 1984-05-14 | 1984-05-14 | パルス幅変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60239155A JPS60239155A (ja) | 1985-11-28 |
| JPH043703B2 true JPH043703B2 (ja) | 1992-01-24 |
Family
ID=14153065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9600684A Granted JPS60239155A (ja) | 1984-05-14 | 1984-05-14 | パルス幅変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239155A (ja) |
-
1984
- 1984-05-14 JP JP9600684A patent/JPS60239155A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60239155A (ja) | 1985-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |