JPH0681057B2 - プログラマブルデ−タ変換装置 - Google Patents

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。

Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決使用とする問題点 Ｅ 問題点を解決するための手段（第１図〜第３図） Ｆ 作用 Ｇ 実施例 G₁この発明の基本的構成図（第１図） G₂タイミング信号の発生部の説明（第２図） G₃データ変換部の説明（第５図） Ｈ 発明の効果 Ａ 産業上の利用分野 この発明は光伝送システムのような高速のデータ伝送シ
ステムに適用して好適なプログラマブルタイプのデータ
変換装置に関する。

Ｂ 発明の概要 この発明は光伝送システムのような高速のデータ伝送シ
ステムに適用して好適なプログラマブルタイプのデータ
変換装置に関し、特に直列データを並列データに変換
し、若しくは並列データを直列データに変換するデータ
変換部に、ジョンソンカウンタで構成されたタイミング
信号の発生部より得られたロードパルスを供給して、こ
のロードパルスのタイミングで入力データをロードする
ようになすと共に、このロードパルスの周期を入出力デ
ータのビット長に対応したものにすることにより、入出
力並列データのビット長を可変とするようにしたもので
ある。

これによって、データ変換部の構成を変更することな
く、同一のデータ変換部を使用して、任意のビット長を
有する入出力データを取り扱うことができるようにした
ものである。すなわち、プログラマブルのデータ変換装
置を提供しようとするものである。

Ｃ 従来の技術 デジタルデータの直列・並列変換あるいは並列・直列変
換のために使用されるデータ変換部は、入出力データの
ビット長が固定されており、その特定のビット長の入出
力データのみを取り扱うことができる。

例えば、第８図に示すものでは、８ビットの並列データ
のみデータ変換部１で直列データに変換するか若しくは
直列データを８ビットの並列データにのみ変換すること
ができ、例えば９ビットの入出力データを変換するとき
は、第９図に示すような９ビット専用のデータ変換部２
を有するデータ変換装置を使用する。

Ｄ 発明が解決しようとする問題点 このように、従来のデータ変換装置は、そのデータ変換
装置で取り扱える入出力データのビット長が固定されて
いるために、入力ビット長がｍビットに設計されたデー
タ変換装置では、ｎビット（ｎ≠ｍ）のビット長を有す
る入出力データを処理することができない。

そのため、第10図に示すようなデジタルデータ伝送シス
テムでは、システム変更に伴ってデータ変換装置も変更
する必要がある。

第10図において、３はコーダ、４はデコーダ、1Aは並列
データを直列データに変換するデータ変換部、1Bはデー
タ伝送された直列データを受信して並列データに変換す
るためのデータ変換部である。コーダ３では、８−８変
換、８−９変換などのコード変換が実行され、デコーダ
４ではその逆変換動作が実行される。

この場合、システム変更によって、例えば８−８変換の
コーダを８−９変換のコーダに変更するようなときに、
従来では、このシステム変更に伴って、データ変換部1
A,1Bも変更する必要があり、システム変更に伴う手間と
コストアップをもたらす欠点がある。

そこで、この発明では入出力データのビット長をユーザ
が任意に設定できるプログラマブルのデータ変換装置を
提案するものである。

Ｅ 問題点を解決するための手段 上述の問題点を解決するために、この発明では第１図に
示すように、直列・並列及び並列・直列変換用のデータ
変換部50の他に、ロードパルスLPiなどのタイミング信
号を発生する発生部20が設けられる。

タイミング信号発生部20は第２図に示すように従属接続
された複数のフリップフロップよりなるジョンソンカウ
ンタ19で構成されると共に、ビット長選択回路42が設け
られる。

Ｆ 作用 この構成によれば、ビット長選択回路42からの出力ｘ〜
ｚでジョンソンカウンタ19の使用段数が制御されるの
で、ロードパルスLPiの周期が入出力データのビット長
に対応したものとなり、このロードパルスLPiのタイミ
ングでデータ変換部50に供給される直列データ若しくは
並列データがロード若しくは出力されるようになされ
る。

従って、ビット長設定パラメータを初期設定するだけで
任意のビット長の入出力データを、その構成を変更する
ことなく取り扱うことができる。

Ｇ 実施例 G₁ この発明の基本的構成の説明 第１図はこの発明に係るプログラマブルデータ変換装置
10の基本的な構成図であって、データ変換部50と、これ
を制御するためのタイミング信号発生部20とで構成され
る。

タイミング信号発生部20には端子11から所定の周波数
（光伝送システムに適用する場合には、１〜２GHz程
度）のクロックCKが供給されると共に、端子12、13には
使用するビット長を選択するビット長選択パルスSL₁、S
L₂が供給される。

タイミング発生部20からはビット長を特定するためのロ
ードパルスLPiが出力されて、これがデータ変換部50に
供給される。

データ変換部50には外部からビット長を選択できるよう
にするための端子51が設けられ、ここに外部ロードパル
スLPoが供給される。従って、タイミング信号発生部20
から出力されるロードパルスLPiは内部ロードパルスと
して機能する。端子52にはシリアルデータSDiが入力
し、端子Ｐ（複数の端子群で構成される）には、パラレ
ルデータPDiが入力する。

そして、端子Ｏには直列・並列変換されたパラレルデー
タPDoが出力され、端子55には並列・直列変換されたシ
リアルデータSDoが出力される。

G₂ タイミング信号の発生部20の説明 第２図はタイミング信号の発生部20の一例を示し、これ
は複数個のD形フリップフロップが縦続接続されたジョ
ンソンカウンタ19で構成される。取り扱う最大のビット
長（データ長）が18ビットである場合には、17個のフリ
ップフロップ21〜37が図示のように縦続接続され、夫々
の出力がノアゲート40を介して初段のフリップフロップ
21に帰還される。そして、初段のフリップフロップ21の
Ｑ出力がロードパルスLPiとして出力端子41に導出され
る。

端子47にはこのジョンソンカウンタ19を駆動するための
所定の周波数を有するクロックCK（第４図Ａ）がバッフ
ァ48を介して夫々のフリップフロップ21〜37に供給され
る。クロックCKの周波数は上述したように例えば１〜２
GHz程度である。

クロックCKはさらにバッファ48を介して遅延素子49に供
給されて、端子49Aには所定の時間だけ遅延されたクロ
ックCKa（第６図Ｄ）が形成される。

このように所定の時間だけ遅延したクロックCKaを形成
するのは、後述するようにデータの取込みなどを行うと
きの誤動作を回避するためである。

ジョンソンカウンタ19に対してはビット長選択回路42が
接続される。

ビット長選択回路42は図示のように、ノアゲート43、イ
ンバータ44及びナンドゲート45で構成され、端子12に供
給される第１のビット長選択パルスSL₁がこれらゲート4
3〜45に供給され、また端子13に供給される第２のビッ
ト長選択パルスSL₂がゲート43と45に供給される。

出力ｘは８段目のフリップフロップ28にリセットパルス
として供給される。リセットパルスは“H"のときリセッ
トされるものとする。同様に、出力ｙは９段目から15段
目のフリップフロップ29〜35にそのリセットパルスとし
て共通に供給され、出力ｚは第16段目と17段目、従って
終段のフリップフロップ36、37にリセットパルスとして
供給される。

この構成によれば、選択パルスSL₁、SL₂の倫理レベルと
この選択回路42から出力される論理出力レベルとの関係
は第３図に示すようになる。そのため、今選択パルスSL
₁、SL₂の論理レベルをいずれも、“H"にすると、出力ｘ
〜ｚがいずれも、“H"になるので、第８段目から第17段
目までのフリップフロップ28〜37も動作状態となって、
17段の総てのフリップフロップ21〜37によってジョンソ
ンカウンタ19が動作することになる。

このことから、出力端子41には第４図Ｂに示すような周
期を持つロードパルスLPiが得られる。このロードパル
スLPiは基準クロックCKを１周期とすると、18周期で１
回パルスが出力される。従って、このロードパルスLPi
はデータの入力ビット長が18ビットの場合のロードパル
スとして使用されるものである。

同様にして、選択パルスSL₁とSL₂の論理レベルを第３図
に示すように選んだ場合には、第４図Ｃ〜Ｅに示すよう
な周期のパルスが出力され、これらは夫々16ビット、９
ビット及び８ビットのビット長をもつデータに適用され
る。

このように、選択パルスSL₁、SL₂を使用すれば、所定の
周期をもつロードパルスLPiを形成できる。従って、選
択回路42の論理構成を変更すれば、任意の周期をもつロ
ードパルスLPiを形成できることは容易に理解できると
ころである。ただし、最長周期に対応してジョンソンカ
ウンタ19の段数も変更される。

ロードパルスLPiの周期の選択は、データ変換部50に供
給される入力データのビット長に応じて外部から選択さ
れる。従って、このロードパルスLPiは第５図に示すデ
ータ変換部50に供給される。

G₃ データ変換部50の説明 第５図に示すデータ変換部50も、複数のフリップフロッ
プで構成された第１のフリップフロップ群60が設けら
れ、最長のビット長に対応してフリップフロップの使用
個数が選択される。上述の例ではデータ長が18ビットの
場合が最大のビット長であることから、18個のフリップ
フロップ61〜78で第１のフリップフロップ群60が構成さ
れ、これらに対して第１及び第２のゲート群80、100が
設けられる。

第１のゲート群80、100もまたフリップフロップの使用
個数に対応して18個のアンドゲート81〜98、101〜118で
構成され、第１のゲート群80には、後述するモード選択
回路120からの第１のパルスP₁（第７図Ｃ）が共通に供
給され、第２のゲート群100には第１のパルスP₁を位相
反転した第２のパルスP₂（第７図Ｄ）が共通に供給され
る。

そのため、第１と第２のゲート群80、100は相補的に動
作する。

第１のゲート群80の夫々にはパラレルデータPDiが入力
する。P₁〜P₁₈はパラレルデータPDiの各ビット入力端子
を示し、例えば端子P₁はLSBビット、端子P₁₈はMSBビッ
トのデータを取り扱う端子である。

第２のゲート群100を構成する初段のアンドゲート101に
は端子51及びバッファ57を介してシリアルデータSDiが
入力し、それ以外には前段のＱ端子出力が夫々供給され
る。そして、終段のフリップフロップ78のＱ端子55にパ
ラレルデータPDiをシリアルデータSDoに変換した変換出
力が得られる。

第１と第２のゲート群80、100の各出力は第３のゲート
群130を介してフリップフロップ61〜78の各Ｄ入力端子
に供給される。第３のゲート群130はいずれもオアゲー
ト131〜148で構成され、第１、第２のゲート群80、100
からの出力がデータ入力として夫々のＤ入力端子に供給
される。

第１のフリップフロップ群60を構成する各フリップフロ
ップ61〜78の端子出力は夫々、第２のフリップフロッ
プ群150を構成するフリップフロップ151〜168のＤ端子
に供給され、夫々の端子からパラレルデータPDoに変
換された変換出力が出力される。ここに、端子O₁〜O₁₈
は、端子51に入力したシリアルデータSDiが所定長のパ
ラレルデータPDoに変換されたビットデータが得られる
出力端子を示す。

モード選択回路120は、パラレルデータPDiをシリアルデ
ータSDoに変換するか、シリアルデータSDiをパラレルデ
ータPDoに変換するかを選択するための回路であって、
図示のように複数の論理ゲート121〜124で構成され、内
部ロードパルスLPiと、端子125を介して供給されたロー
ド選択パルスがインバータ126で位相反転された状態で
アンドゲート122に供給され、他方のアンドゲード121に
は外部ロードパルスLPoとロード選択パルスが供給され
る。

オアゲート123の出力はアンドゲート124に供給されると
共に、これより出力端子127が導出される。アンドゲー
ト124からはアンド出力（第１のパルスP₁）の他に、こ
れが位相反転された出力（第２のパルスP₂）が同時に出
力される２出力タイプのものが使用される。

端子127に出力されたパルスはクロックCKb（第６図Ｆ）
として使用され、これは遅延素子128で所定時間だけ遅
延されたのちバッファ57を介して第２のフリップフロッ
プ群150にそのクロックとして供給される。

アンドゲート124にはさらに端子18よりモード選択のた
めのモード選択パルスMSが供給され、モード選択パルス
MSが、“H"のとき並列／直列変換モードとなり、“L"の
とき直列／並列変換モードとなる。

並列／直列変換モードでは、第７図Ｂに示すモード選択
パルスMSが供給されるから、選択回路120からは同図C,D
に示す第１及び第２のパルスP₁、P₂が出力され、これに
よって第１のゲート群80は期間T₁だけオン状態となり、
パラレルデータPDiが第１のフリップフロップ群60に取
り込まれる。このとき第２のパルスP₂は第２のゲート群
100に供給されるため、入力の取込みが禁止される。

そして、期間T₂では、上述とは逆の動作となって、パラ
レルデータPDiの取込みが禁止されると共に、第２のゲ
ート群100がオンして前段のフリップフロップからのデ
ータの取込み状態となる。そのため、フリップフロップ
61〜78に取り込まれたビットデータが、クロックCKaの
タイミングで、順次シフトされる。

その結果、端子55にはパラレルデータPDiがシリアルデ
ータSDoに変換されて出力されることになる。

例えば、第７図Ａに示す周期Ｔの内部ロードパルスLPi
がモード選択回路120に供給された場合には、期間T₂を
利用してパラレルデータPDiが１ビットずつ順次シフト
されて取り出される。第４図Ｂに示すロードパルスLPi
の場合には、データ長が18ビットのパラレルデータPDi
（同図Ｆ）であるので、この場合には同図Ｇに示すよう
に変換されたシリアルデータSDoが端子55に得られる。

直列／並列変換モードの場合には、第７図Ｅに示すモー
ド選択パルスMSが供給されるため、第１のゲート群80の
入力が禁止され、これに対し第２のゲート群100は入力
の取込み状態となり、端子51に供給されたシリアルデー
タSDiが初段のフリップフロップ51に取り込まれる。そ
して、端子49Aに供給されるクロックCKaでシリアルデー
タSDiで順次シフトされると共に、バッファ57を介して
得たクロックCKcでラッチされる（第６図E,G）。

例えば、データ長が18ビットのシリアルデータSDi（第
４図Ｈ）が入力した場合には、最初の１ビットが終段の
フリップフロップ78までシフトされると、その次のタイ
ミングで各フリップフロップ61〜78のビットデータがラ
ッチされ、そのラッチデータが端子O₁〜O₁₈に同時に出
力される。これによって、シリアルデータSDiがパラレ
ルデータPDoに変換されて出力されることになる（第４
図Ｉ）。

出力するパラレルデータのビット長が、例えば８ビット
のデータである場合には、フリップフロップ68まで最初
のビットのデータがシフトされると、クロックCKcのタ
イミングでラッチされ、これが端子O₁₈〜O₁₁に出力され
る。

以上のことから、データ長が８ビットの場合には、端子
P₉〜P₁₈及びO₁〜O₁₀は使用されない。９ビットの場合に
は端子P₁₀〜P₁₈及びO₁〜O₉は使用されない。16ビットの
場合には、端子P₁₇、P₁₈及びO₁、O₂は使用されない。

このように、シリアル変換モードのときクロックCKcを
使用したのは、モード選択回路120の構成からも明らか
なように、このクロックCKcが内部ロードパルスLPiと同
一の周期を有するクロックであるからである。

なお、上述したようなデータ変換装置は、光伝送システ
ムに適用して好適であるが、さらにこの装置はテレビジ
ョン信号の盗聴防止システムに適用することもできる。

この場合には、このようにしてデータ変換されたデジタ
ルテレビジョン信号をスクランブル処理回路に供給し
て、通常のテレビジョン信号の形態とは異なる形態に変
換して送信する。テレビジョン受像機側には、ディスク
ランブル回路が設けられてディスクランブル処理するこ
とにより、元のテレビジョン信号に復元される。

テレビジョン信号の伝送システムは上述のような光伝送
システムなどを利用できる。

なお、データ変換部50は、第５図に示す構成を単位とし
て複数縦続接続して多段構成にすることができる。

この場合、端子49Aに得られるクロックCKaをさらにバッ
ファ57を介して端子129に導出し、ここに得られるクロ
ックを次段のデータ変換部における第１のフリップフロ
ップ群のクロックとして使用すればよい。

Ｈ 発明の効果 以上説明したように、この発明によれば、タイミング信
号の発生部20に、ロードパルスLPiの周期を変更するビ
ット長選択回路42を設けたので、このロードパルスLPi
の周期を入出力データのデータ長に合わせて変更すれ
ば、所定ビット長のパラレル若しくはシリアルの入力デ
ータをシリアル若しくはパラレルの出力データに簡単に
変換できる。

すなわち、プログラマブルのデータ変換装置を簡単に実
現できる。そのため、上述したようにコーダ３、デコー
ダ４を使用目的に応じて変更した場合でも、データ変換
部1A,1B（この発明のデータ変換装置に相当する）の構
成を変更することなく使用できる利点がある。

このようなことから、この発明では伝送すべきデータに
よって、そのデータ長が相違する場合がある光伝送シス
テムなどにこの発明を適用して極めて好適である。

【図面の簡単な説明】

第１図はこの発明に係るデータ変換装置の概念を示す構
成図、第２図はタイミング信号発生部の一例を示す系統
図、第３図はビット長選択のための論理値表を示す図、
第４図はビット長選択回路の動作説明に供する波形図、
第５図はデータ変換部の具体例を示す系統図、第６図は
クロックの波形図、第７図はモード制御の説明に供する
波形図、第８図及び第９図は従来のデータ変換装置の説
明図、第10図はデータ伝送システムの一例を示す系統図
である。 10はデータ変換装置、20はタイミング信号の発生部、50
はデータ変換部、19はジョンソンカウンタ、42はビット
長選択回路、120はモード選択回路、LPi，LPoはロード
パルス、SDi，SDoはシリアルデータ、PDi，PDoはパラレ
ルデータ、60、150は第１及び第２のフリップフロップ
群、80、100及び130は第１〜第３のゲート群である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】直列データを並列データに変換し、若しく
   は並列データを直列データに夫々変換するデータ変換部
   と、 このデータ変換部に入力またはこれより出力する上記並
   列データのビット長に応じたロードパルスなどを形成す
   るタイミング信号の発生部とを有し、 このタイミング信号発生部は縦属接続された複数のフリ
   ップフロップよりなるジョンソンカウンタで構成される
   と共に、ビット長選択回路が設けられ、 このビット長選択回路から得られる出力で上記ジョンソ
   ンカウンタの使用段数が制御されることにより、上記ロ
   ードパルスの周期が入出力データのビット長に対応した
   ものとなされ、 このロードパルスのタイミングで上記データ変換部に供
   給される直列データ若しくは並列データがロードされる
   ようになされて、入出力並列データのビット長が可変と
   なるように構成されたプログラマブルデータ変換装置。