JPS60240249A - デジタルデ−タの伝送および受信のための装置 - Google Patents

デジタルデ−タの伝送および受信のための装置

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JPS60240249A
JPS60240249A JP59240368A JP24036884A JPS60240249A JP S60240249 A JPS60240249 A JP S60240249A JP 59240368 A JP59240368 A JP 59240368A JP 24036884 A JP24036884 A JP 24036884A JP S60240249 A JPS60240249 A JP S60240249A
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JP
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signal
data
pulse
polarity
digital
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JP59240368A
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ルーカ・カフイエロ
マリオ・マツツオーラ
マツシーモ・プラテイ
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DEII EI BUI AI DEII SYSTEMS Inc
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DEII EI BUI AI DEII SYSTEMS IN
DEII EI BUI AI DEII SYSTEMS Inc
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
    • H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１久１１ この発明は、デジタル通信に関し、より特定的には、長
さが数千フィートの標準的な電話のツイストペアケーブ
ルを用いるメガビット／秒のデータ速度の範囲における
デジタル通信に関する。この発明は主に、音声、データ
および映像の伝送を支える局所的なループデジタル加入
者電話システムにおいて用いるためのものである。しか
しながら、この発明による装置はまた、データの獲得お
よびデジタル制御タスクに関連して用いられてもよい。
１メガピット／秒を越える周波数におけるデジタル形式
の情報の伝送は、従来一般的に、同軸ケーブル、シール
ドされたツイストペアケーブル、ファイバ光学ケーブル
のような高価なケーブルシステムによって実現されてき
た。従来、そのようなシステムは一般的に、アナログ等
化および位相同期を含む複雑なデータ回復手法を必要と
していた。
そのような公知の手法の使用が、費用が主な要素ではな
いコンピュータ装置間の通信に対して正当化され得る一
方で、安価であり、しばしば既に設置された標準的なツ
イストペア線との使用に対して最適化された比較的安価
でありかつ高信頼性のシステムがやはり要求されている
。この目的のためのトランシーバは、経済的な基準に適
合するのみならず、厳重なビット誤り率の基準、放射基
準、およびクロストーク基準を満足しなければならない
。
パーソナルコンピュータなどを含む種々の形式のデジタ
ル通信装置を備えた電話の、既に設置されたツイストペ
ア線に対するインターフェイスの提供に対する必要性が
増大している。割当てられた音声およびデータ通信を実
行するための１つの可能な手法は、パケットスイッチン
グの使用を介するものであり、ここでは、パケットは、
音声、データまたは制御および信号情報を含んでいる。
効果的であるためには、パケットスイッチングされた通
信は、会話通信を行なわせるために最小限の遅延で音声
信号の伝逆を行なわせるのに十分な高さの速度でなけれ
ばならない。ワイヤの数を最小限にすることが要求され
るＰＢＸ環境において、データを運ぶ同一の物理的ワイ
ヤ上に出力を与えることが好ましい。これは、デジタル
データがｄｃオフセットのないａＣ形式になければなら
ないということを強制的に要求する。送信機および受信
機はこのようにパルストランスによって伝送媒体に結合
され、かつ交互のマーク反転（ＡＭＩ）のようなデータ
およびコーディング構成が使用されなければならない。
ＡＭＩコード化構成がトランス結合されたラインに適切
な一方で、へＭＩ構成は、自己クロック型ではないので
、同期が容易に失われる。従来の解決方法は、修正され
たＡＭＩ構成を提供することであり、これは、パルス間
を任意に長くする任意の長いシーケンスを考慮に入れる
ということが知られている。修正された構成は、データ
の流れにおける故意の双極妨害の挿入を含む。そのよう
なシステムのための検知構成は、一般に複雑でありかつ
高価である。
数百フィートを越える長距離にわたって作動する高周波
伝送システムは一般的に、自己コード化構成を採用し、
かつ連続的な周波数および／または位相トラッキングを
伴うフェーズロックループ同期手法を用いる。フェーズ
ロックループ同期手法は、各々のフレームの最初に有限
の獲得時間を要求し、このため、帯域幅の制限および遅
延は、頻繁な同期を伴う高速環境における使用を深刻に
妨げる。さらに、先行技術の構成において、ラインのタ
ーンアラウンドが同期遅延によって遅らされるので、全
二重能力を達成するために４ワイヤシステムがしばしば
必要とされる。
注目される他の問題点、特に数百フィートの長さにわた
る標準的なツイストペアケーブルに関する問題点は、ラ
イン自体によって引き起こされる低域フィルタ効果であ
る。媒体に依存する低域フィルタ特性は、データ速度が
媒体の帯域幅に近づくとぎに歪みを引き起こし、この歪
みは符号量干渉の問題を増大する。従来、低域フィルタ
特性は、アナログ等化によってチャネルの受信端におい
て補償されて容認できるビット誤り率を達成してきた。
アナログ等化は、それ自体デジタル集積化に加わらない
ので、したがって、他の回路の大規模集積化によって得
られるどのような利益をも減少させる。さらに、符号量
干渉は、論理値１１１　Ｉ＋と“０″との間の区別に用
いられるレベル検出しきい値に矛盾した要求を強制する
。たとえば、パルスの欠落からパルスを分離するために
用いられる電圧しきい値は、符号量干渉の影響を補償す
るためにできるだけ低いことが好ましい。後に続くパル
スが欠落したパルスの伝送（沫、もしも、パルスの欠落
からパルスを分離するために用いられるしきい値電圧が
低い値にセットされるならば、連続するパルスとして受
信端において不正確に検出される。この間違った読取り
は、低域フィルタとして機能する伝送媒体の比較的長い
放電時間によるものである。ＡＭＩのようなりＣフリー
コーディング構成は、非自己クロック型なので、簡単な
検出構成はより複雑化される。クロック信号はしばしば
、ＡＭＩコードに埋め込まれて同期の目的に用いられる
。あいにく、クロック信号はＤＣアーティファクトを生
み出す。
これらのおよび他の問題点は、ＰＢＸ環境における音声
およびデータ交換に適した高速デジタルトランシーバの
発展において提案されそして克服された。
Ｒ」し久ＪＬＬ デジタルトランシーバは、ＰＢＸ環境における一パケッ
トプロトコルを介して音声およびデータを交換するため
に設けられている。この環境は、Ｍビット／秒の範囲内
で通信するトランシーバなどを相互接続するツイストワ
イヤケルプルを備えている。特に、各々のトランシーバ
は、純粋な交互のマーク反転された（ＡＭ　Ｉ　）コー
ティングにおけるパケット化されたパルスコード変調情
報を通信する。フレーム同塑は、高速クロックによって
駆動される高速カウンタがら同期を１ｑる、可変長さの
頻繁に同期がとられたウィンドの使用によって達成され
る。同期のための高速カウンタの使用は、フェーズロッ
クループ同期構成とそれに伴う有限の位相獲得遅延とに
対する必要性を取り除く。
さらに、トランシーバの受信部分は、しきい値レベル間
を選択するための手段を用いる。スイッチングは、伝送
された信号におけるどのような双極の妨害の欠如の可能
性にも応答して実行される。
符号量干渉の影響はさらに、伝送された信号にデジタル
前置補償を与えて連続的なピッ［・間のスルーレートを
最大にすることによって最小にされる。
この前置補償＃Ｉ、５！２は、ビットパターンとビット
のシーケンスに含まれるエネルギの量とを知ることに基
づいている。
この発明は、ＤＳｌ　（ＴＩ）パルスコード変調された
データ通信フレームに適合するパケットサイズを有する
ピンボンプロトコルを用いるパケット化された全二重２
−ワイＡ７音声およびデータ通信システムにおいて実現
される。１２５マイクロ秒あたり１６バイトに達するフ
レームが伝送され、このフレームは１．０２４Ｍビット
／秒の最大データ速度に対応している。ツイストペアケ
ーブルを介する実際の伝送速度は、単一のツイストペア
ケーブルを介する全二重２−ワイヤ通信を許容するよう
に２Ｍビット／秒のオーダにある。全二重能力は、１つ
のフレームにおいて一方の方向に情報のバーストを伝送
し、さらにその後、次のフレームにおいて反対の方向に
情報のバーストを伝送することによって得られる。同期
は、各々のフレームごとに回復されなければならず、こ
こで開示される特定の実施例においては１２５マイクロ
秒ごとである。高速カウンタに基づくフレーム同期され
たクロックの使用は、頻繁に、急速な同期を可能にする
。
この発明は、添付された図面に関連して行なわれる以下
の詳細な説明を参照することによってよりよく理解され
るであろう。
、−の−ｊ　］の説明 第１図は、この発明゛によるデジタルトランシーバ１０
のブロック図を示している。入力は、比例した数の伝送
レジスタ１２に結合された、８つのデータラインと３つ
の制御ラインとを含んでおり、これらの伝送レジスタ１
２は順番に、並列−直列変換器１４に結合され、変換器
１４においては、並列データライン上において受信され
たすべての信号がクロック制ｍ（クロックは図示されて
いない）の下に直列フォーマットに変換される。並列−
直列変換器１４の出力は、変調器および前置補償回路１
６に与えられる。変調器および前置補償回路１６は、直
列デジタル信号をデジタルパルスに変換するように作動
し、この発明による各々のパルスは、後述されるように
連続するパルス間のスルーレートを最適化するのに十分
なエネルギを伴って発生する。回路１６の変調器部分の
実現は、出力特性の明細が与えられた当業者にとっては
明白であろう。変調器／前置補償回路１６は任意にシー
ケンスコントローラ１８の制御下にあってもよい。シー
ケンスコントローラ１８は、入カバターンをモニタし、
かつ振幅によって表わされるエネルギの量が各々のパル
スに含まれるように変調器前置補償回路１６に命令する
。
変調器／前置補償回路１６の出力は、抵抗Ｒ１およびＲ
２を含む均衡のとれた負荷を横切ってパルストランス２
０を介して結合された出力に与えられる。パルストラン
ス２０は、中央でタップが設けられ、端子１３１，１３
３および１３４を備えた１次巻線２１と、１対のバイア
スされた２次巻＠２３および２５とを含み、第１の２次
巻線は、ツイストペアケーブル２２の第１の導線２４と
、負のＤＣバイアス電源（たとえば、−４８ボルトＤＣ
）とに結合され、第２の２次巻線は、ライス。
トペアケーブル２２の第２の導線２６に結合され、かつ
Ｏポルｌ＝　Ｄ　Ｃに結合される。ＤＣ接続は、直接結
合を介して遠隔のステーションに出力を供給するための
ものである。パルストランス２０の２つの２次巻線２３
と２５との間の信号結合は、結合コンデンサ２８による
。しｌ〔がって′、ＡＣ信号はＤＣ電源から完全に切り
離される。
ツイストペアケーブル２２に与えられた受信信号は、パ
ルストランス２０の１次巻線２１上のタップ３０および
３２へ経路指定される。
ツイストペアケーブル２２は遠隔トランシーバ（図示せ
ず）に接続される。トランシーバ１０の受信機部分は同
一であるので、注意はトランシーバ１０の受信機部分３
３に向けられる。差動受信機エレメント３４は、しきい
値コントローラ３６を介してしきい値設定信号を受信す
る。しきい値コントローラ３６は、固定された電圧源で
あってもよく、またはタップ３０および３２上の電圧レ
ベルを検出することおよび基準ライン３８上に電圧基準
レベルを発生することの双方を行なってもよい。名目上
の電圧基準レベルは好ましくは、正の方向に進むパルス
と負の方向に進むパルスとの間の平均出力または振幅に
対して敏感でありかつ関連付けられた振幅である。その
ようなしきい値の設定は、従来から行なわれており、こ
の発明の要旨に関係がないので、ここでは詳細には説明
されていない。基準ライン３８は、受信Ｉａ３４の基準
人力４０および４２に結合されている。受信機エレメン
ト３４は、２つの信号すなわち出力４４におけるＲＩ＋
および出力４６におけるＲ１−を発生する。出力４４お
よび４６はデータ回復および同期論理回路４８に接続さ
れている。論理回路４８は、内部クロックを用い、また
は付加的な入力として、後述されるように内部タイマを
駆動でるため―最小のビット速度よりも少なくとも６倍
速い速度の高周波クロックを用いる。論理回路４８はま
た、シーケンスコントーラ１８に結合される。論理回路
４８の実現は以下に説明されるであろう。
データ回復および同期論理回路４８の出力は、交互のマ
ーク反転され（ＡＭＩ＞コード化されたデータから回復
されたデータを表わす直列パターンである。この出力は
直列並列変換器５０に与えられ、この出力は順番に、受
信レジスタ５２に与えられる。受信レジスタ５２は、た
とえば、８つのデータ出力ライン、フレーム同期ライン
およびタイミングクロックラインを与え、これはさらに
、規定されたパケットフォーマツ１−に従ってさらに処
理するために用いられる。この発明は単に、パケットの
環境、すなわち急速かつ頻繁な同期の獲得を必要とする
ピンポンプ［ｌトコルによって強制される制限内での動
作に向けられているので、パケットフォーマットの詳細
はここでは議論される必要はない。
コーディング手法とコード回復手法とを理解することが
有用である。このため、第４八図ないし第４Ｃ図が参照
される。第４八図ないし第４Ｃ図は、共通の時間軸上で
、各々、伝送された波形２００１受信された波形３００
および受信された波形を検出するため１に用いられるデ
ータウィンド波形４００を表わしている。データウィン
ド波形４００の下にあるのは、高速、高精度クロック信
号であり、この信号はたとえば、データウィンド波形４
００によって表わされる信号の速度の６倍の速度で作動
する。ウィンドＡのようなデータウィンドは、１／２周
期の期間にわたって能動化される。したがって、そのよ
うな高速クロックは、各々のデータウィンド期間中の６
つの遷移に対して３つの完全な周期を発生する。データ
ウィンドごとの遷移の数は、後述されるように位相の分
解能を表わしている。
第４Ａ図は、伝送されたＡＭＩコード化を表わしており
、ここでは、パルスは論理ＩＩ　Ｉ　Ｉ＋に対応しかつ
パルスの欠落は論理１１０１１に対応している。
この発明によるパルスは、不変的に交互の極性を有して
いる。この発明に従うと、ここでのＡＭＩコード化は故
意の双極妨害の全体的な欠如を含まなければならない。
第４Ｂ図を参照すると、受信された波形３００゜すなわ
ち伝送媒体に与えられた信号が示されており、この媒体
は、媒体の帯域幅制限のために符号符号量干渉を受けや
すくなっていた。もしも、隣接するパルス間の時間間隔
が伝送媒体に与えられたパルスの完全な放電時間よりも
知ければ、鍔号間干渉が発生するであろう。第４Ｂ図に
示された影響は、送信機１〜ランシーバから約２００＋
＋＋以上の距離にわたって、０．５Ｍビット／秒よりも
大きなデータ速度で典型的なツイストペアクープル上で
受信された波形の影響を示している。明らかなように、
受信された波形は、“ハイ″または“°能動化゛で表わ
される符号の間、データウィンド波形４００　（第４Ｃ
図）の状態Ａ、Ｂ、Ｃ，Ｄなどの間の許容可能な時間よ
りも長い期間にわたってＯ値で安定しない。
したがって、この発明によると、二重のしきい個構成が
用いられ、この構成においては、パルスとパルスの欠落
との間を区別するしきい値は、信号受信の実績と伝送さ
れた波形が双極の妨害を含まないという情報に従って修
正されている。たとえば、受信の初めに、しきい値３１
０またはしきい値３２０のいずれかは、受信された信号
におけるエネルギによって越えられるときに、パルスの
受信を示す。示された例において、しきい値３１０はデ
ータウィンド状態への期間中に最初に衝突する。後述さ
れる回路は、しきい値３１０を不能化し、次のデータウ
ィンド状態すなわちデータウィンド状態Ｂの時間までし
きい値３２０を持続する。データウィンド状態Ｂ期間中
に、論理“１″値を示すパルスが検出される。しきい値
３２０は、ｄｃ基準レベル３３０に関して、しきい値３
１０のミラーすなわち相補的な値である。
データウィンド状態Ｂに追従するしきい値は、パルスが
検出されたので反転する。それゆえに、しきい値３１０
は、データウィンド状態Ｃの期間中に回復され、先行す
る符号との符号量干渉の影響を克服覆るために有効なパ
ルスが十分なエネルギを含まなければならないというこ
とを示している。データウィンド状態Ｃの期間中にしき
い値が反転されてなければ、０読取値は、符号量干渉の
ためにパルスとして誤って読取られるであろう。
しきい値３１０を越えるパルスの次の発生（データウィ
ンド状ｆｌＤの期間中）によって、しきい値３１０は再
度反転されてしきい値３２０を回復する。しきい値３１
０は、データウィンド状ＲＩの期間中に発生する負の方
向に進む゛パルスがしきい値３２０を越えるまで、マス
クされた状態に維持する。しきい値３１０は再度反転し
、このため、データウィンド状ｆｌＪの期間中に、パル
スが検出される。その後、しきい値は再度反転され、こ
のため、データウィンド状態にの期間中に、誤った読取
りが排除される。
第４Ｂ図および第４Ｃ図の波形図を参照すると、データ
ウィンド状態Ａは、しきい値３１０またはしきい値３２
０のいずれかを越える受信された波形の最初の発生に同
期している。したがって、データウィンド状態△は、し
きい値３１０または３２０のいずれか一方を越えるパル
スの発生の後にだけ所定の期間にわたって能動化される
。すべての後続のデータウィンド状態と同様にデータウ
ィンド状態Ａの相対的なタイミングは、その下にある高
速クロックによって決定される。しきい値３１０または
しきい値３２０のいずれかを越える信号は、データウィ
ンド状態へを、その下にある高速クロックの次の遷移に
おいて能動化させる。したがって、受信された波形に関
するデータウィンドの分解能は、高速クロックの最も近
い後続の遷移に関連する。データウィンドの■１始に関
連する２つの可能な遷移が存在するので、受信されたデ
ータパルスの発生の直前または直後のしきい値のずれか
に同期がとられる。
高速クロックは好ましくは高精度発振器から得られる。
ビットの流れの同期はフレーム配向される。ここで開示
される特定の実施例において、同期の獲得は１２５マイ
クロ秒ごとに発生する。この発明による同期の獲得は各
々のフレームの開始の後の最初のパルスにおいて生じる
。もしも、少なくとも５マイクロ秒の期間があれば、パ
ルスは符号量干渉の影響を受けず、それゆえに、系列に
おける最初のパルスの前縁は、最初のデータウインドを
能動化するために用いられる。同期はその後、局所的な
りロックが予定される許容範囲外のクロック速度におい
て作動するかどうかのみに関する問題である。さらに、
１２５秒フレームの何分の１かが情報の伝送に用いられ
るということが考慮される。したがって、システムの各
々のノードに設けられかつ同一の名目上の周波数で作動
する高精度発振器は、データウィンドの局所的な制御の
ために用いられてもよい。局所的クロックが各フレーム
の開始に同期されている限り、汎用クロックは不必要で
ある。卯実のシステムにおいて予想されるドリフト量の
一例として、２つの発振器が考えられ、一方の発振器は
中央のスイッヂングノードに設けられかつ他方の発振器
は終端ノードにおける遠隔装置に設けられている。もし
も、発振器の各々が５０　ｐｐｍの精度を有するならば
、そのときは、１２５マイクロ秒のフレーム期間におけ
る最大ドリフトはほんの１２．５ナノ秒である。ドリフ
トの量は、フレーム同期に対する許容し得る制限内にお
いて良好である。実際には、１２５マイクロ秒フレーム
の何分の１かのみが一般に用いられ、かつアイドル期間
に続く同期獲得がデータの実際の伝送まで起こらなので
、精度ははるかに大きくなる。
この発明によると、同期の獲得は、高精度カウンタに関
連してシフトレジスタを用いることによって達成される
。従来の同期獲得手法は、精密なフェーズロックループ
の使用であった。フェーズロックループの獲得時間は実
質的にはこの発明の獲得時間よりも長く、さらに、従来
のフェーズロックループシステムによって達成可能な精
度は、この発明によって達成可能な精度はどは良好では
なかった。
次に、第２図を参照すると、符号量干渉を克服しかつ同
期を獲得するために用いられる論理回路が示されている
。コンパレータ３４（第１図〉の出力４４および４６は
、データ回復および同期論理４８（第２図）への入力で
ある。高速クロック５４は、第１のシフトレジスタ５６
および第２のシフトレジスタ５８のクロック入力に結合
されている。高速クロック５４は、回復されるべきデー
。
りの最小のビット速度よりも好ましくは少なくとも６倍
の速さで作動する。高速クロック５４は前述のように、
高精度発振器６０によって駆動される。高速クロック５
４および高精度発振器６０は、データ回復および同期論
理回路４８に対して独自のものである必要はないが、し
かしデジタルクロックを必要とするトランシーバの他の
ニレメン１〜と共用されてもよい。論理回路４８はさら
に、双安定マルチバイブレータすなわちフリップフロッ
プ６２と、第１のＡＮＤゲート６４ど、第２のＡＮＤゲ
ート６６とを含み、各々のＡＮＤゲート６４および６６
は、シフ１〜レジスタ５６および５８のデータ入力に結
合された出力を有している。シフトレジスタ５６および
５８の各々は、２つの出力、すなわち各々のインバータ
６８および７０を介する第１のフィードバック出力と、
ＯＲゲート７６に対する同期比カフ２お尿び７４とを有
している。ＯＲグー１〜７６の出力は、フリップ７０ツ
ブ７８のクロック入力に与えられる同期ビット信号であ
る。
第２図の論理回路４８のしきい値マスキング動作が当業
省にとって明白である一方で、動作の説明は教育的であ
る。論理回路４８の受信段階の開始前に、フリップフロ
ップ６２を形成するＮＡＮＤゲート８０および８２の双
方への３つの入力の１つに結合された信号ライン９ｏ上
のフレーム信号ＦＲＭは、フリップフロップ７８へのセ
ット入力へのセット信号によって論理１１０　Ｉ＋にプ
リセットされる。したがって、フリップフロップ６２の
双方の出力は論理ＩＩ　１　Ｉ＋にセットされる。ＡＮ
Ｄゲート６４および６６はその後、入力４４または入力
４６のいずれかが活性化するときに出力を発生するであ
ろう。ＡＮＤゲート６４および６６の出力の状態は高速
クロック５４の制御の下にシフトレジスタ５６および５
８を介して連続的にシフトされる。しきい値コントロー
ラ３６によってセットされたしきい値を越える信号の発
生時に、信号Ｒ１＋に関する入力４４または信号Ｒ１−
に関する入力４６のいずれかは、直列−並列シフトレジ
スタ５６または５８の一方または他方のデータ入力に論
理ＩＩ　１　Ｔｒを発生する。データは、各々Ｒ２補数
またはＲ１補数として表わされた、インバータ６８を介
するフィードバック出力またはインバータ７０を介する
フィードバック出力のいずれかによって獲得されるまで
、活性化されたシフ１〜レジスタを介してシフトされる
であろう。Ｒ２補数信号は、ＮＡＮＤゲート８２のＲ２
補数入力へフィードバックされる。Ｒ１補数信号はＮＡ
ＮＤゲート８０のＲ１補数入力にフィードバックされる
。これらの補数出力信号の発生は、データ入力における
信号の導入に続く固定された有限の遅延におけるもので
あり、データがそこから１ｑられるシフトレジスタ内の
位置に依存する。
ＮＡＮＤゲート８０および８２の双方の出力は最初に“
ハイ″なので、信号ライン４４または４６からの信号が
ＡＮＤゲート６４または６６のいずれかに与えられると
きに、各々の信号はシフトレジス−５６または５８の入
力に伝播される。この信号はシフト、レジスタを介して
出力タップに伝播される。たとえば、もしも、信号Ｒ１
＋が論理パ１°′をシフトレジスタ５６のデータ入力に
与えるように能動化されると、信号Ｒ２補数はインバー
タ６８を介してＮＡＮＤゲート８２の入力の１つに与え
られるように発生する。最初に、フレーム信号ライン９
０は論理“Ｏ°ルベルにあるので、そのような信号はど
のような影響も有していない。
しかしながら、シ・フトレジスタ５６におけるデータ信
号はさらに、ＯＲグー、ドア６を介してフリップフロッ
プ７８のクロック入力まで出力ライン７２を伝播する。
フリップフロップ７８のデータ入力は端子Ｚにおいて論
理”１”（＋５ボルト）にプリセットされる。したがっ
て、論理“１″が７リツプ７０ツブ７８のクロック入力
に与えられるときに、フレームライン９０の出力は論理
ＩＩ　１　ＩＴに変化し、順番に、ＮＡＮＤゲート８０
および８２の入力に与えられる。ライン９０上のフレー
ム信号ＦＲＭが論理゛１″になるとすぐに、ＮＡＮＤゲ
ート８０の出力は論理ＩＩ　ＯＩＩとなり、これによっ
て、ＡＮＤゲート６４の出力を論理１１０　ＩＩにする
。したがって、この発明によると、入力４４上のどのよ
うな信号もこれによってシフトレジスタ５６からマスク
される。ＮＡＮＤゲート８２の出力は、１つの入力が論
理レベル“Ｏ″に留まる限り論理レベル“１″に留まる
ので、シフトレジスタ５８は入力４６を介して与えられ
る入力信号に応答し続ける。この場合、ＮＡＮＤゲート
８０の出力ｔ、ｔ　ＮΔＮＤゲート８２の３つの入力の
１つに交着結合され、これによって、ＮＡＮＤゲート８
２の出力を論理＋１１１＋レベルに強制的に維持させる
。所定数の周期の後に、Ｒ２補数信号は、シフトレジス
タ５６のデータ入力の論理“Ｏ″がシフトレジスタを介
して伝播するにつれて論理“１“状態に復帰する。論理
回路４８はその後、入力４６においてデジタル゛′１″
を表わす次のパルスを受取ることが予想される。もしも
、データウィンドに対する特定の期間中に入力４６にお
いてパルス信号が受信されなければ、この回路は、信号
をデジタル゛Ｏ″にする。しかしながら、もしも、デジ
タル゛’　１　”　：’ｒある信号が入力４６に与えら
れると、そのような信号は、ＡＮＤゲート６６を介して
シフトレジスタ５８に伝播し、これは順番に、所定の期
間後に、ＮＡＮＤゲート８０へのＲ１補数出力上に論理
“Ｏ″を明示する。ＮＡＮ’Ｄゲート８０はその後、論
理“１″状態に強制され、これは、ＮＡＮＤゲート８２
を順番に論理１１０　Ｆｌ状態に強制してシフトレジス
タ５８から入力４６に与えられる信号をマスクする。こ
の態様において、各々のパルスの持続時間は伝送媒体上
のパルスの現実の持続時間から独立したものにされ、中
間の基準に関する初期のしきい値極性は伝送媒体上の最
初のデータパルスによって決定される。
再度第２図を参照すると、この発明によるデータウィン
ド回路９２が示されている。データウィンド回路９２は
、クロックアダプタ回路９６に結合された直列−並列シ
フトレジスタ９４を備えている。このクロックアダプタ
回路９６の目的は、初期のパルスおよび後続のすべての
信号パルスの極性と一致する極性の高速クロック５４の
各々の出力の前縁および後縁の双方においてクロック信
号を供給することである。
シフトレジスタ９４は、そのバクリア″入力においてラ
イン９０上のフレーム信号ＦＲＭを受取り、クロックア
ダプタ回路９６からは“クロック″信号を受取るよう結
合される。特定の実施例において、シフトレジスタ９４
の第３の出力タップは、インバータ９８を介してシフト
ジスタ９４の入力端子１００にフィードバック結合され
る。シフトレジスタの出力は二重入力ＮＡＮＤゲート１
０４へのライン１０２上のデータウィンド信号である。
ＮＡＮＤゲート１０４は、その他方の入力としてＯＲゲ
ート７６から同期ビット信号を受信する。
ＮＡＮＤグーｈ　１０４の出力は、有効なデータウィン
ド状態（第５Ｄ図）期間中に発生する所望のデータ出力
信号（第５Ｅ図）である。特に、第５Ａ図、第５Ｂ図、
第５Ｃ図、第５Ｄ図および第５Ｅ図を参照すると、シフ
トレジスタ９４に関連するタイミングシーケンスの一例
が示されている。
第５Ａ図において、ＯＲゲート７６の出力として与えら
れた同期ビット信号が示されている。同期ピッｉ・信号
の後縁において、フレーム信号はうイン９０（第５Ｂ図
）上において発生する。フレーム信号はシフトレジスタ
９４（第２図）のクリア入力に与えられてすべての剰余
データのシフトレジスタ９４をクリアする。クロックア
ダプタ９６の外のライン１０６上のクロック信号は、シ
フトレジスタ９４を駆動するために用いられる信号を発
生する。好ましい実施例において、シフトレジスタ９４
は、正の立上がりクロックに応答する。
所定の数のクロック周期後に、（ここに示された特定の
実施例においては３周期後に）、ライン１０２上の出力
信号はシフトレジスタ９４から与えられる。これは、Ｎ
ＡＮＤゲート１０４およびインバータ９８の双方に与え
られるデータウィンド信号である。インバータ９８の出
力はシフトレジスタ９４の入力１００にフィードバック
される。
第５Ｄ図を参照すると、データウィンド信号は正の方向
に進むクロックの立上がり（第５Ｃ図）に応答して能動
化されかつ後続の正の方向に進む立上がりに応答して不
能動化される。データウィンド信号（第５゛白図）と同
期ビットライン上のデ、−タ信号（第５Ａ図）とのＡＮ
Ｄ処理は、パルスの存在（デジタル゛１″を示す）の表
示を発生するかまたは受信された信号におけるパルスの
欠落（デジタル゛Ｏ″を示す）の表示を発生する。
クロックアダプタ９６をより詳細に参照すると、△ＮＯ
ゲート１１２および１１４の各々を介して結合された出
力を有する第１のフリップ７０ツブ１０８と第２のフリ
ップフロップ１１０とが示されており、これらの出力は
、クロックライン１０６に出力信号を発生するＯＲゲー
ト１１６に結合されている。フリップフロップ１０８お
よび１１０は各々、インバータ１１８によって決定され
るように、互いに反転された関係で高速クロック５４に
よって駆動される。反転されたクロック５４はまた、Ａ
ＮＤゲート１１４の第２の入力を駆動する。反転されて
いないクロック信号は、ＡＮＤグー１〜１１２の第２の
入力を駆動する。フリップフロップ１０８および１１０
の各々のデータ入力は、ＯＲグー１〜７６からの同期ビ
ット信号である。
フリップフロップ１０８および１１０の相補的出力は、
各々他方のフリップ７０ツブ１１０および１０８の“ク
リア″入力に交差結合されている。
したがって、回路エレメントは、同位相であり、かつ各
々のフレームにおけるデータの最初のビットに同期する
立上がりクロック入力信号を協働して供給する。
第３図は、第１図の変調器前置補償器において用いられ
てもよいこの発明による伝送前置補償を提供するための
前置補償回路１２０を示す図である。ここでは、前置補
償回路１２０のみに関心があり、ここで用いられる他の
回路は従来のものであり当業者にとって説明される必要
はない。この発明に従って構成された前置補償回路１２
０は、符号量干渉の影響が、ツイストペアケーブルのよ
うな伝送媒体の受信端部においてデータ回復に最小の影
響しか及ぼさないような方法でパルスを伝送することを
目的としている。前置補償は、ビットごとの態様で実現
されて、先の２つの伝送されたビットを考慮しかつ先の
２つのビットのパターンの情報に基づいて次の後続のビ
ットに前置補償、信号を与えることによって符号間のス
ルーレ−１・を最小限にする。特に、第３図のエレメン
トを参照すると、データは直列−並列シフトレジスタ１
２２における先のステージから受信され、その出力は、
プログラマブルリードオンリメモリＰＲＯＭ１２４の最
上位（ＭＳＢ）アドレス入力に並列に結合される。最下
位ビット（ＬＳＢ）アドレスは、局所的高周波り］コッ
ク１５４によって駆動されるカウンタを介して与えられ
る。局所的高周波クロック１５４は好ましくは受信機の
他の部分で用いられているクロックと同じクロックであ
る。
ＰＲＯＭ１２４の出力は好ましくは、シフトレジスタ１
２６に結合された少なくとも３つのデータピッ１〜ライ
ンである。したがって、データ出力は、８つの限定可能
なダイナミックレベルに選択を与えかつ後続の処理に用
いるための持続時間を提供する。特に、レジスタ１２６
は、ＰＲＯＭ１２４からのデータがロードされるラッチ
として作動するシフトレジスタであり、その出力端子は
、パルストランス２０（第１図）にパルスを供給する負
荷抵抗１２８を駆動するように結合される（第３図のパ
ルストランスは、説明のために示されただジノであって
前置補償回路１６の一部分ではない）。
特定の実施例において、レジスタ１２６は４つの出力を
提供し、各々の出力は、抵抗Ｒ３、、Ｒ４。
Ｒ５，Ｒ６を介して結合され、各々の抵抗の一方の端子
は、パルストランス２０の１次入力端子の一方または他
方に結合される。特に、第１の出力抵抗Ｒ３は、パルス
トランス２０の１次巻線の第１の入力２１と、レジスタ
１２６の第１の出力１３０との間に結合される。第２の
出力抵抗Ｒ４は、入力２１と第２のレジスタ出力１３２
との間に結合される。第３の抵抗Ｒ５は、１〜ランス２
０の入力端子またはタップ１３４と、レジスタ１２６の
第３の出力１３６との間に結合される。第４の出力抵抗
Ｒ６は、入力タップ１３４と、レジスタ１２６の第４の
出力１３８との間に結合される。トランス２０の１次巻
線を横切る均衡を保つために、抵抗Ｒ３は好ましくは抵
抗Ｒ５と同じ値であり、抵抗Ｒ４は好ましくは抵抗Ｒ６
と同じ値である。−前置補償回路１２０は次のように動
作する二周期の初めにおいて、２　Ｍ　ｌ−Ｉ　Ｚまた
は他のデータ速度のクロックが、カウンタ１２５を０カ
ウントにクリアして、直列−並列シフトレジスタ１２２
へノテータをクロックし始める。高周波クロック１５４
は、２ＭＨｚの入力クロックの倍数の速度でカウンタ１
２５をクロックしてＲＯＭ１２４の最下位ピッ１〜（Ｌ
ＳＢ）アドレスにパルスおよび持続時間振幅に関連する
記憶されたデータをアクセスさせる。
シフトレジスタ１２２への２　Ｍ　ｌ−Ｉ　Ｚのクロッ
クの）産当な後続のクロックパルスによって、シフトレ
ジスタ１２２へ与えられたデータはＲＯＭ１２４の最上
位ビット（ＭＳＢ）アドレスに与えられる。後続のクロ
ックは、シフトレジスタ１２４を介してデータをシフト
し、これによって、ＲＯＭ１２４のアドレス部分のＭＳ
８ビットパターンを変化させる。したがって、入力デー
タは、ＲＯＭ１２４のセクタを選択して、カウンタ１２
５によって発生した計数値のシーケンスに従ってデータ
をアクセスするために用いられる。ＲＯＭセクタの各々
に含まれるデータは、送信機の出力回路網に与えられる
べき所望の補償効果を決定するタイミングおよび振幅特
性に対して予め選択される。
たとえば、１つまたはそれ以上のセクタは０データを含
んでもよく、他のセクタは特定の長さとパルス振幅との
組合わせ（パルスの形状）を表わすデータを含んでいて
もよい。セクタは、シフトレジスタ１２２のデータ入力
に与えられるビットの現在および直前の組合わせに基づ
いてアドレスされる。たとえば、３つの連続するデータ
によって表わされる入力データに対して、セクタはアド
レスされて、このセクタは、最下位ビットに、高い振幅
で比較的短いパルスを表わすデータパターンを表わすデ
ータをアドレスさせる。信号は、最大の振幅を特定する
組合わせで、抵抗Ｒ３，Ｒ４゜Ｒ５およびＲ６に与えら
れる。パルスは、アドレスされたセクタの最後のアドレ
ス位置においてＯデータによって終了させられる。アナ
ログ信号は、アドレスされたセクタに含まれるＯではな
いピッ。
トの数に依存する時間だけ与えられる。
この発明による前置補償構成は、最大振幅を増大しかつ
直前のパルスに基づくパルスの長さを最小にすることに
よってスルーレートを増大しようどするデジタルパター
ンに基づいている。
この発明の特定の実施例に従うパターンは次のとおりで
ある： もしも、現在の伝送されたビットが１（パルス）であり
、直前の２つのビットがＯ（パルスなし）であれば、Ｒ
ＯＭデータによって発生するパルスは長い持続時間を有
する低い振幅のパターンである。もしも、川石伝送され
たビットが１であり、第１の直前のビットが１であり、
かつ第２の直前のビットがＯであれば、そのときは、Ｒ
ＯＭ記憶されたデータビットによって表わされるパター
ンは中ぐらいのパルスの長さを有する中間の振幅パター
ンである。もしも、川石伝送されたビットが１であり、
すべての直前のピッ１〜が１であれば、そのときは、Ｒ
ＯＭ記憶されたデータビットによって表わされ、るパタ
ーンは、比較的短いパルスの高い振幅である。もしも、
現在のビットが１であり、直前のビットが０であり、さ
らに第２の直前のビットが１であれば、データビットは
、中間の長さの中間の振幅のパルスを表わす。この発明
の目的は各々のパルスに同じだけの全エネルギを与える
ことである。
この発明は特定の実施例を援用して説明されてきた。他
の実施例もまた当業考にとって明白である。それゆえに
、この発明は、添付された特許請求の範囲によって示さ
れる以外に限定されるものではない。
【図面の簡単な説明】
第１図は、この発明によるトランシーバのブロック図で
ある。 第２図は、この発明による受信回路の一部分の概略図で
ある。 第３図は、この発明による前置補償を有する送信回路の
一部分を示す概略図である。 第４Ａ図は、この発明による伝送された波形の波形図で
ある。 第４Ｂ図は、この発明にょろり変しきい値を伴う受信さ
れた波形を示す波形図である。 第４Ｃ図は、その期間中データ信号が有効であると考え
られるデータウィンド信号を示す波形図である。 第５Ａ図は、データすなわち同期ピッ１〜信号の出力波
形を示す波形図である。 第５Ｂ図は、フレームすなわちＦＲＭ信号の一部分を示
す波形図である。 第５Ｃ図は、典型的なりロック信号を示す図である。 第５Ｄ図は、第４Ｃ図の波形と等化の典型的なデータウ
ィンド信号の波形図である。 第５Ｅ図は、＄４型的なデータ出力信号を表わす波形図
である。 図において、１０はｉ〜ランシーバ、１２は伝送レジス
タ、１４は並列−直列−換器、１６は変調器および前置
補償回路、１８はシーケンスコントローラ、２０はパル
ストランス、２２はツイストペアケーブル、３３は受信
機部分、３４は差動受信機エレメント、３６はしきい値
コントローラ、４８はデータ回復および同期論理回路、
５０は直列−並列変換器、５２は受信レジスタ、５４，
１５４は高速クロック、５６，５８．９２，９４゜１２
２．１２６はシフ１−レジスタ、６０は高周波発振器、
６２．７８はフリップフロップ、９２はデータウィンド
回路、９６はクロックアダプタ回路、１２０は前置補償
回路、１２４はプログラマブルリードオンリメモリ、１
２５はクロックカウンタ、１２８は負荷抵抗を示す。 特許出願人　ディー・エイ・ヴイ・アイ・ディー・シス
テムズ・インコ ーポレーテッド 第１頁の続き ０発　明　者　マッシーモ・プラティ　アメリカ合衆国
、トローズ・アベニ。 カリフォルニア州、パロ・アルド　モン：Ｌ＋、７５５ 手続補正書（方式ン 昭和５９年１２月１４日 特許庁長官殿 １、事件の表示 昭和５９年特許願第　２４０３６８　号２、発明の名称 デジタルデータの伝送および受信のための装置３、補正
をする者 事件との関係　特許出願人 住　所　アメリカ合衆国、カリフォルニア州、サニイベ
イルイースト・イープリン・アベニュー、７０１名　称
　ディー・エイ・ヴイ・アイ・ディー・システムズ・イ
ンコーホレーテッド 代表者　エム・エラサム・バーダウイー４、代理人 住　所　大阪市北区天神橋２丁目３番９号　八千代第一
ビル自発補正 ６、補正の対象 図面企図 ７、補正の内容 ＩＩ墨で描いた図面企図を別紙のとおり補充致します。 なお内容についての変更はありません。 以上

Claims (1)

  1. 【特許請求の範囲】 （１）　帯域制限されたチャネルを介するデジタルデー
    タの伝送および受信のための装置であって、 デジタルメツセージ信号から純粋な交互のマーク反転パ
    ルスコード信号を発生しかつ伝送するための手段と、 交互のマーク反転パルスコード信号を受信しかつ検出す
    るための手段とを備え、前記検出手段は前記デジタルメ
    ツセージを回復するように作動し、前記検出手段は、２
    つの検出しきい値を規定するための手段と、符号量干渉
    の影響を最小限にするためにパルスを表わす信号を受信
    したときに前記検出しきい値を交互にマスクするための
    手段とを含む、デジタルデータの伝送および受信のため
    の装置。 （２）　帯域制限されたチャネルを介するデジタルデー
    タの伝送および受信のための装置であって、 デジタルメツセージ信号から純粋な交互のマーク反転さ
    れたコードを発生しかつ伝送するための手段を備え、前
    記発生および伝送手段は、先行する信号に基づく伝送に
    先立って発生した交互のマーク反転されたパルスコード
    信号をデジタル的に前置補償して受信したパルス信号上
    の符号量干渉の影響を抑制しかつ検出を簡易化するため
    の手段を含み、 交互のマーク反転コードパルス信号を受信しかつ検出し
    て前記デジタルメツセージを回復するための手段をさら
    に備えた、デジタルデータの伝送および受信のための装
    置。 （３）　前記発生および伝送手段は、 受信した信号における符号量干渉の影響を最小限にする
    ために先行するメツセージ信号のデジタル値に基づく発
    生した交互のマーク反転されたパルスコード信号の振幅
    および持続時間をデジタル的に前置補償するための手段
    を含む、特許請求の範囲第１項記載の装置、。 （４）　前記前置補償手段は、 パルス間のほぼ等しいエネルギ内容を維持する一方でス
    ルーレートを最大限にするために各々の伝送されたパル
    ス信号の長さおよび持続時間を選択するように作動する
    手段を含む、特許請求の範囲第３項記載の装置。 （５）　前記デジタル前置補償手段は、前記メツセージ
    信号を受取るためのシフトレジスタと、 最上位ビットアドレスとして前記シフトレジスタからの
    出力を受信するように結合されて前記メモリ手段のセク
    タを選択するためのプログラマブルリードオンリメモリ
    と、 前記メモリ手段の最下位ビットアドレスに結合されてア
    ドレスのシーケンスを発生して前記シフトレジスタへの
    メツセージ信号によって選択されたセクタにおいてデー
    タを読出すためのデジタルカウンタと、 前記メモリ手段の前記セクタからの前記データを前記デ
    ータによって決定された振幅および持続時間のアナログ
    信号に変換するための手段とを備えた、特許請求の範囲
    第３項記載の装置。 （６）　前記受信および検出手段は、前記受信されたパ
    ルス信号の最初のものの各々とのデータウィンドの同期
    を得るためのデジタル手段を含み、前記受信されたパル
    ス信号は制限された持続時間のパケットフォーマットで
    あり、前記同期ｙＡ得手段は、前記制限された持続時間
    に対する同期を維持するための局所的な高精度クロック
    を含む、特許請求の範囲第１項ないし第５項のいずれか
    に記載の装置。 （７）　第１の極性のパルス信号に関する第１の検出し
    きい値と、前記第１の極性とは逆の第２の極性のパルス
    信号に関する第２の検出しきい値との間で選択するため
    の手段をさらに備え、前記選択手段は、前記受信された
    パルス信号の前記最初のパルス信号の極性に基づく、特
    許請求の範囲第６項記載の装置。 、（８）　第１の極性のパルス信号に関する第１の検出
    しきい値と、前記第１の極性とは逆の第２−の極性のパ
    ルス信号に関する第２の検出しきい値−との間で選択す
    るための手段をさらに備え、前記選択手段は、前記受信
    されたパルス信号の最初のものの各々の極性を検知し、
    かつ検知された極性に応答して、逆の極性のパルス信号
    が検知されるまで同じ極性の後続のパルス信号の受信を
    マスクするための手段を含む、特許請求の範囲第１項記
    載の装置。 （９）　前記受信されたパルス信号の前記最初の信号の
    極性に応答して、局所的な高速クロックの極性を選択す
    るための手段をさらに備えた、特許請求の範囲第８項記
    載の装置。
JP59240368A 1984-05-07 1984-11-14 デジタルデ−タの伝送および受信のための装置 Pending JPS60240249A (ja)

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