JPS6024054A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6024054A JPS6024054A JP58132307A JP13230783A JPS6024054A JP S6024054 A JPS6024054 A JP S6024054A JP 58132307 A JP58132307 A JP 58132307A JP 13230783 A JP13230783 A JP 13230783A JP S6024054 A JPS6024054 A JP S6024054A
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- Japan
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置、特にＩＩＬ構造を有する半導体装
置に関する・ 〔従来技術〕 従来、バイポーラ論理用半導体集積回路のゲート構造と
してＩ Ｉ Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃ
ｔ ｌｏｎＬｏｇｌｃ）が知られている。ＩＩＬには、
負荷素子によって横型ＰＮＰ トランジスタを用いた’
ＩＩＬと抵抗を用いた抵抗負荷ＩＩＬ等がある。工ＩＬ
は集積密度が高く、消費電力が小さく、更にアナログ用
トランジスタと同時に形成できる等の利点があるが、一
般的に動作速度を高めることが難かしかった。
置に関する・ 〔従来技術〕 従来、バイポーラ論理用半導体集積回路のゲート構造と
してＩ Ｉ Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃ
ｔ ｌｏｎＬｏｇｌｃ）が知られている。ＩＩＬには、
負荷素子によって横型ＰＮＰ トランジスタを用いた’
ＩＩＬと抵抗を用いた抵抗負荷ＩＩＬ等がある。工ＩＬ
は集積密度が高く、消費電力が小さく、更にアナログ用
トランジスタと同時に形成できる等の利点があるが、一
般的に動作速度を高めることが難かしかった。
ＩＩＬ等の動作速度は、ベース−エミッタ間容量、ベー
ス−コレクタ間容量、ベース領域蓄積電荷等の充・放電
時間によって決まっている。動作速度を高めるための１
つの方法はトランジスタの寸法をスケールダウンするこ
とである。すなわち、各接合部面積が縮小されるため、
容量及び蓄積電荷が減少し動作速度が上る。
ス−コレクタ間容量、ベース領域蓄積電荷等の充・放電
時間によって決まっている。動作速度を高めるための１
つの方法はトランジスタの寸法をスケールダウンするこ
とである。すなわち、各接合部面積が縮小されるため、
容量及び蓄積電荷が減少し動作速度が上る。
従来の構造における問題は、パターン寸法をスケールダ
ウンして動作速度を上げようとするときに生じる。以下
、この問題を第１図に示す従来のＩＩＬゲートの一例の
断面図と、その等イｔ１７回路である第２図を参照して
説明する。
ウンして動作速度を上げようとするときに生じる。以下
、この問題を第１図に示す従来のＩＩＬゲートの一例の
断面図と、その等イｔ１７回路である第２図を参照して
説明する。
この従来例のＩＩＬゲートは、Ｐ型シリコン基板１の一
主面の一部分にＮ＋型領領域２３（２は底部領域、３は
側部領域を指す。）を含むＮｍのエミッタ領域４と、エ
ミッタ領域４内に形成されたＰ型のベース領域６と、ベ
ース領域６内に各々分離して形成されたＮ＋型のコレク
タ領域７と、ベース領域６と所定の間隔を置いて形成さ
れたＰ型の注入領域５と、それぞれの領域上に形成され
た注入電極Ｉｎｊ 、ペース電極Ｂ、エミッタ電極Ｅ。
主面の一部分にＮ＋型領領域２３（２は底部領域、３は
側部領域を指す。）を含むＮｍのエミッタ領域４と、エ
ミッタ領域４内に形成されたＰ型のベース領域６と、ベ
ース領域６内に各々分離して形成されたＮ＋型のコレク
タ領域７と、ベース領域６と所定の間隔を置いて形成さ
れたＰ型の注入領域５と、それぞれの領域上に形成され
た注入電極Ｉｎｊ 、ペース電極Ｂ、エミッタ電極Ｅ。
コレクタ電極Ｃとから構成されている。なお、８はフィ
ールド酸化膜である。
ールド酸化膜である。
第２図において、トランジスタＱ！は注入領域５、エミ
ッタ領域４及びベース領域６からなる横型の負荷トラン
ジスタ、トランジスタＱ２．Ｑ３は、エミッタ領域４．
ベース領域６及びコレクタ領域７からなるスイッチング
トランジスタである。そしてＲＪＩ及び拗２はベース領
域６でコレクタ領域７の直下領域部分以外の、いわゆる
外部ベース領域６′に基づくベース直列抵抗である。
ッタ領域４及びベース領域６からなる横型の負荷トラン
ジスタ、トランジスタＱ２．Ｑ３は、エミッタ領域４．
ベース領域６及びコレクタ領域７からなるスイッチング
トランジスタである。そしてＲＪＩ及び拗２はベース領
域６でコレクタ領域７の直下領域部分以外の、いわゆる
外部ベース領域６′に基づくベース直列抵抗である。
いま、スケールダウンによって、コレクタ領域７及びベ
ース領域６の面積を縮小すると共にベース領域６の深さ
も浅くすると、外部ベース領域６′に基づくベース直列
抵抗ＲＢＩ、ＲＢ２が大きくなる。
ース領域６の面積を縮小すると共にベース領域６の深さ
も浅くすると、外部ベース領域６′に基づくベース直列
抵抗ＲＢＩ、ＲＢ２が大きくなる。
従って、たとえ寸法を比例的に縮小しても、ベース直列
抵抗の増大によ）、トランジスタ動作が不均等になυ、
注入電流すなわちトランジスタＱｚ＋Ｑｆ）ベース電流
の太きり領域における動作速度の改善が十分できないと
いう欠点があった・〔発明の目的〕 本発明の目的は、上記欠点を除去し、パターン寸法及び
ベース領域深さをスクールダウンしても、ベース直列抵
抗が増大することなく、ベース電流の大きい使用条件で
も各ベース共通のトランジスるＯ 〔発明の構成〕 本発明の半導体装置は、−導電塵の単結晶半導体基板の
一主面の少くとも一部分に形成された一部分に高濃度不
純物領域を含む逆導電型のエミッタ領域と、該エミッタ
領域の少くとも一部分に形濃度のコレクタ領域と、該コ
レクタ領域及び前記ベース領域を含む前記単結晶半導体
基板表面上の少くとも一部分に前記コレクタ領域と前記
ベース領域との境界面近傍を接合部となるように前記コ
レクタ領域上に形成された逆導電型の高不純物濃度の多
結晶半導体層と前記ベース領域上に形成された一導電型
の高不純物濃度の多結晶半導体層から形成されるダイオ
ードと、前記エミッタ領域上に形成されたエミッタ電極
と、前記−導電Ｐ型の高不純物濃度の多結晶半休層上に
形成されたベース電極と、前記逆導電型の高不純物濃度
の多結晶半導体層上に形成されたコレクタ電極とを含む
ことから構成される。
抵抗の増大によ）、トランジスタ動作が不均等になυ、
注入電流すなわちトランジスタＱｚ＋Ｑｆ）ベース電流
の太きり領域における動作速度の改善が十分できないと
いう欠点があった・〔発明の目的〕 本発明の目的は、上記欠点を除去し、パターン寸法及び
ベース領域深さをスクールダウンしても、ベース直列抵
抗が増大することなく、ベース電流の大きい使用条件で
も各ベース共通のトランジスるＯ 〔発明の構成〕 本発明の半導体装置は、−導電塵の単結晶半導体基板の
一主面の少くとも一部分に形成された一部分に高濃度不
純物領域を含む逆導電型のエミッタ領域と、該エミッタ
領域の少くとも一部分に形濃度のコレクタ領域と、該コ
レクタ領域及び前記ベース領域を含む前記単結晶半導体
基板表面上の少くとも一部分に前記コレクタ領域と前記
ベース領域との境界面近傍を接合部となるように前記コ
レクタ領域上に形成された逆導電型の高不純物濃度の多
結晶半導体層と前記ベース領域上に形成された一導電型
の高不純物濃度の多結晶半導体層から形成されるダイオ
ードと、前記エミッタ領域上に形成されたエミッタ電極
と、前記−導電Ｐ型の高不純物濃度の多結晶半休層上に
形成されたベース電極と、前記逆導電型の高不純物濃度
の多結晶半導体層上に形成されたコレクタ電極とを含む
ことから構成される。
以下、本発明の実施例について図面を参照してに示した
従来例の断面図において、一つのスイッチング用トラン
ジスタを取出したものに相当する。
従来例の断面図において、一つのスイッチング用トラン
ジスタを取出したものに相当する。
第３図によると、本発明の第４の実施例は、Ｐ型のシリ
コン基板１の一生面の少くとも一部分に形成された一部
分にＮ＋領域２を含むＮ型のエミッタ領域４と、このエ
ミッタ領域４の少くとも一部分に形成されたＰ型のベー
ス領域６と、このベース領域６の少くとも一部分に形成
された計重のコレクタ領域７と、このコレクタ領域７及
びベース領域６を含むシリコン基板１表面上の少くとも
一部分にコレクタ領域７とベース領域６との境界面近傍
が接合部９となるようにコレクタ領域７上に形成された
Ｎ＋型ポリシリコン層１０とベース領域６上に形成され
たＰ＋型のポリシリコン層１１から形成されるダイオー
ドと、エミッタ領域４上に形成されたエミッタ電極Ｅと
、Ｐ十型ポリシリコン層１１上に形成されたベース電極
Ｂと、Ｎ＋型ポリシリコン層１０上に形成されたコレク
タ電極Ｃとを含むことから構成される。なお、エミッタ
電極Ｅ、ベース電極Ｂ及びコレクタ電極Ｃは例えばアル
ミニウムからなる金属電極からなっている。
コン基板１の一生面の少くとも一部分に形成された一部
分にＮ＋領域２を含むＮ型のエミッタ領域４と、このエ
ミッタ領域４の少くとも一部分に形成されたＰ型のベー
ス領域６と、このベース領域６の少くとも一部分に形成
された計重のコレクタ領域７と、このコレクタ領域７及
びベース領域６を含むシリコン基板１表面上の少くとも
一部分にコレクタ領域７とベース領域６との境界面近傍
が接合部９となるようにコレクタ領域７上に形成された
Ｎ＋型ポリシリコン層１０とベース領域６上に形成され
たＰ＋型のポリシリコン層１１から形成されるダイオー
ドと、エミッタ領域４上に形成されたエミッタ電極Ｅと
、Ｐ十型ポリシリコン層１１上に形成されたベース電極
Ｂと、Ｎ＋型ポリシリコン層１０上に形成されたコレク
タ電極Ｃとを含むことから構成される。なお、エミッタ
電極Ｅ、ベース電極Ｂ及びコレクタ電極Ｃは例えばアル
ミニウムからなる金属電極からなっている。
すなわち、本実施例が、上記の第１図に示した従来例と
異なる点は、第４図の等価回路に示すように、コレクタ
領域とベース領域上にまたがってトランジスタＱｕのベ
ースに陽極がコレクタに陰極が接続されたポリシリコン
ダイオードＤｌｌを設けたことである。従って本実施例
によれば、ベース電流はベース領域６中の外部ベース領
域６′と、Ｐ＋型のポリシリコン領域１１を並列に流れ
るので外部ベース領域６′の層抵抗は約ＩＫΩ／口 と
高くても、Ｐ＋型ポリシリコ７層１１の層抵抗が約５０
Ω／口 と低いため、第２図に示したベース直列抵抗Ｒ
ｎ１を減少させることができる。更に、ポリシリコンダ
イオード］）ｏは、その極性からして、トランジスタＱ
ｏのトランジスタ作用を妨げることはｔ７い。
異なる点は、第４図の等価回路に示すように、コレクタ
領域とベース領域上にまたがってトランジスタＱｕのベ
ースに陽極がコレクタに陰極が接続されたポリシリコン
ダイオードＤｌｌを設けたことである。従って本実施例
によれば、ベース電流はベース領域６中の外部ベース領
域６′と、Ｐ＋型のポリシリコン領域１１を並列に流れ
るので外部ベース領域６′の層抵抗は約ＩＫΩ／口 と
高くても、Ｐ＋型ポリシリコ７層１１の層抵抗が約５０
Ω／口 と低いため、第２図に示したベース直列抵抗Ｒ
ｎ１を減少させることができる。更に、ポリシリコンダ
イオード］）ｏは、その極性からして、トランジスタＱ
ｏのトランジスタ作用を妨げることはｔ７い。
かくして、本実施例によれば、パターン寸法及びベース
領域深さをスケールダウンしても、ベース直列抵抗が増
大することなく、所望のスケール導体装置が得られる。
領域深さをスケールダウンしても、ベース直列抵抗が増
大することなく、所望のスケール導体装置が得られる。
第５図は本発明の第２の実施例を示す断面図、第６図は
その等価回路図である。
その等価回路図である。
本実施例は、第６図の等価回路に示すように、Ｒｔ、な
る抵抗負荷を用い２個のスイッチングトランジスタＱ１
２ ｒ Ｑ＋ａを有するＩＩＬゲートを構成したもので
ある。
る抵抗負荷を用い２個のスイッチングトランジスタＱ１
２ ｒ Ｑ＋ａを有するＩＩＬゲートを構成したもので
ある。
さらに、本実施例では、ベース領域６はシリコン基板１
の選択酸化処理によって区画された領域に形成され、ポ
リシリコンダイオードＤｌｌも、ポリシリコンの選択酸
化処理によってコレクタ領域７を含むベース領域６の表
面上に形成されでいるＯそして、Ｎ十型及びＰ＋型ポリ
シリコ７層１０゜１１０表面には、接合部９を除いて白
金シリサイド層１２．１３が形成され、その上にベース
電極Ｂｌ、Ｂ２及びコレクタ電極Ｃ＋、Ｃｚが形成され
ておシ、電極取出し部の直列抵抗を減少させる構造とな
っている。白金シリサイド層が形成されたポリシリコン
層の層抵抗は約５Ω／口と白金シリサイド層が形成され
ていない場合の約１／１０ と低いため、外部ベース領
域に基づくベース直列抵抗はほとんど無視できる＃１ど
小さくなシ、よシ動作速度を高くできる。
の選択酸化処理によって区画された領域に形成され、ポ
リシリコンダイオードＤｌｌも、ポリシリコンの選択酸
化処理によってコレクタ領域７を含むベース領域６の表
面上に形成されでいるＯそして、Ｎ十型及びＰ＋型ポリ
シリコ７層１０゜１１０表面には、接合部９を除いて白
金シリサイド層１２．１３が形成され、その上にベース
電極Ｂｌ、Ｂ２及びコレクタ電極Ｃ＋、Ｃｚが形成され
ておシ、電極取出し部の直列抵抗を減少させる構造とな
っている。白金シリサイド層が形成されたポリシリコン
層の層抵抗は約５Ω／口と白金シリサイド層が形成され
ていない場合の約１／１０ と低いため、外部ベース領
域に基づくベース直列抵抗はほとんど無視できる＃１ど
小さくなシ、よシ動作速度を高くできる。
又、この構造は低不純物濃度のポリシリコン層を高抵抗
とし、ベースに定電流を供給する抵抗負荷型のＩＩＬゲ
ートを構成するのに好適で、本実施例では低不純物濃度
のポリシリコン層１５で負荷抵抗ＲＬを形成し、白金シ
リサイド層１４を介して注入電極Ｉｎｊを取出している
。なお又、本実施例ではコレンぞ領域７及び外部ベース
領域６′の全表面からポリシリコン層を介して電極を取
出す構造であシ、両電極間はポリシリコンダイオードの
接合によって分離されておシ、パターン的に分離するた
めのスペースが不要なため、コレクタ領域７及びベース
領域６の寸法をよシ縮少することが可能である。
とし、ベースに定電流を供給する抵抗負荷型のＩＩＬゲ
ートを構成するのに好適で、本実施例では低不純物濃度
のポリシリコン層１５で負荷抵抗ＲＬを形成し、白金シ
リサイド層１４を介して注入電極Ｉｎｊを取出している
。なお又、本実施例ではコレンぞ領域７及び外部ベース
領域６′の全表面からポリシリコン層を介して電極を取
出す構造であシ、両電極間はポリシリコンダイオードの
接合によって分離されておシ、パターン的に分離するた
めのスペースが不要なため、コレクタ領域７及びベース
領域６の寸法をよシ縮少することが可能である。
第７図は本発明の第３の実施例を示す等価回路図である
。本実施例は第５図、第６図に示した第２の実施例の負
荷抵抗ＲＬを、第１図、第２図に示した従来例の横型の
負荷トランジスタＱｓと同様に、負荷トランジスタＱ１
を設けたもの、で、第２の実施例と同様の効果を有して
いる。
。本実施例は第５図、第６図に示した第２の実施例の負
荷抵抗ＲＬを、第１図、第２図に示した従来例の横型の
負荷トランジスタＱｓと同様に、負荷トランジスタＱ１
を設けたもの、で、第２の実施例と同様の効果を有して
いる。
以上詳細に説明した通シ、本発明の半導体装置は、ベー
ス電極及びコレクタ電極をそれぞれの領域上に設けられ
たダイオードを形成する高不純物濃度のポリシリコン等
の多結晶半導体層上直接あるいはその上に設けられた白
金シリサイド等の貴金属の珪化物層上に形成する構造を
有しているので、従来のようにベース直列抵抗を増加さ
せることなく、パターン寸法及びベース領域の深さをス
ス電極及びコレクタ電極をそれぞれの領域上に設けられ
たダイオードを形成する高不純物濃度のポリシリコン等
の多結晶半導体層上直接あるいはその上に設けられた白
金シリサイド等の貴金属の珪化物層上に形成する構造を
有しているので、従来のようにベース直列抵抗を増加さ
せることなく、パターン寸法及びベース領域の深さをス
第１図は従来のＩＩＬゲートの一例の断面図、第２図は
その等価回路図、第３図は本発明の第４の実施例の断面
図、第４図はその等価回路図、第５口拡本発明の第２の
実施例の断面図、第６図はその等価回路図、第７図は本
発明の第３の実施例の等価回路図である。 １・・・・・・シリコン基板、２，３・・・・・・Ｎ＋
型領領域エミッタ領域の低部及び側部）、４・・・・・
・エミッタ領域、５・・・・・・注入領域、６・・・・
・・ペース領域、６・・・・・・外部ベース領域、７・
・・・・・コレクタ領域、８・・・・・・フィールド酸
化膜、９・・・・・・接合部、１０・・・・・・Ｎ＋型
ポリシリコン層、１１・・・・・・Ｐ＋型ポリシリコン
層、１２，１３．１４・・・・・・白金シリサイド層、
１５・・・低不純物濃度のポリシリコン層、Ｉｎｊ・・
・・・・注入電極、Ｅ・・・・・・エミッタ電極、Ｂ、
Ｂｓ、Ｂｚ・・・・・・ベース電極、Ｃ，Ｃ＋ 、Ｃ２
・・・・・コレクタ電極、 Ｑ１〜Ｑ３゜Ｑ１１〜Ｑ１
４・−・・・・トランジスタ、Ｄｌｌ〜Ｄ１３・・・・
・・ポリシリコンダイオード、ＲＢｌ、ＲＢ２・・・・
・・ベース直列抵抗、ＲＬ・・・・・・負荷抵抗。 （・・二１５、 代理人 弁理士 内 原 １１．２・、 ”）＾／１７
その等価回路図、第３図は本発明の第４の実施例の断面
図、第４図はその等価回路図、第５口拡本発明の第２の
実施例の断面図、第６図はその等価回路図、第７図は本
発明の第３の実施例の等価回路図である。 １・・・・・・シリコン基板、２，３・・・・・・Ｎ＋
型領領域エミッタ領域の低部及び側部）、４・・・・・
・エミッタ領域、５・・・・・・注入領域、６・・・・
・・ペース領域、６・・・・・・外部ベース領域、７・
・・・・・コレクタ領域、８・・・・・・フィールド酸
化膜、９・・・・・・接合部、１０・・・・・・Ｎ＋型
ポリシリコン層、１１・・・・・・Ｐ＋型ポリシリコン
層、１２，１３．１４・・・・・・白金シリサイド層、
１５・・・低不純物濃度のポリシリコン層、Ｉｎｊ・・
・・・・注入電極、Ｅ・・・・・・エミッタ電極、Ｂ、
Ｂｓ、Ｂｚ・・・・・・ベース電極、Ｃ，Ｃ＋ 、Ｃ２
・・・・・コレクタ電極、 Ｑ１〜Ｑ３゜Ｑ１１〜Ｑ１
４・−・・・・トランジスタ、Ｄｌｌ〜Ｄ１３・・・・
・・ポリシリコンダイオード、ＲＢｌ、ＲＢ２・・・・
・・ベース直列抵抗、ＲＬ・・・・・・負荷抵抗。 （・・二１５、 代理人 弁理士 内 原 １１．２・、 ”）＾／１７
Claims (2)
- （１）−導電型の単結晶半導体基板の一主面の少くとも
一部分に形成された一部分に高濃度不純物領域を含む逆
導電型のエミッタ領域と、該エミッタ領域の少くとも一
部分に形成されたー導電りタ領域と、該コレクタ領域及
び前記ベース領域を含む前記単結晶半導体基板表面上の
少くとも一部分に前記コレクタ領域と前記ベース領域と
の境界面近傍を接合部となるように前記コレクタ領域上
に形成された逆導電型の高不純物濃度の多結晶半導体層
と前記ベース領域上に形成された一導電型の高不純物濃
度の多結晶半導体層から形成されるダイオードと・前記
エミッタ領域上に形成されたエミッタ電極と、前記−導
電域型の高不純物濃度の多結晶半休層上に形成されたベ
ース電極と、前記逆導電型の高不純物濃度の多結晶半導
体層上に形成されたコレクタ電極とを含むことを特徴と
する半導体装置。 - （２） ベース電極及びコレクタ電極がそれぞれ高不純
物濃度の多結晶半導体層上に形成された貴金属の珪化物
層上に形成されることから構成される特許請求の範囲第
（１）項記載の半導体装置◇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132307A JPS6024054A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132307A JPS6024054A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024054A true JPS6024054A (ja) | 1985-02-06 |
Family
ID=15078241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132307A Pending JPS6024054A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744542A (ja) * | 1993-07-28 | 1995-02-14 | Nec Corp | ペン入力式外字作成装置 |
-
1983
- 1983-07-20 JP JP58132307A patent/JPS6024054A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744542A (ja) * | 1993-07-28 | 1995-02-14 | Nec Corp | ペン入力式外字作成装置 |
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