JPS60241130A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS60241130A JPS60241130A JP59098085A JP9808584A JPS60241130A JP S60241130 A JPS60241130 A JP S60241130A JP 59098085 A JP59098085 A JP 59098085A JP 9808584 A JP9808584 A JP 9808584A JP S60241130 A JPS60241130 A JP S60241130A
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- Japan
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- bit
- data bus
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、論理演算と共に数学的な算術演算をも効果
的に簡甲なプログラムによって実行させるマイクロプロ
セッサに関する。
的に簡甲なプログラムによって実行させるマイクロプロ
セッサに関する。
［発明の背景技術］
例えば、８ビツトのデータバスを備えたマイクロプロセ
ッサにあっては、ビット同士の論理演算を実行するには
、ビットシフト命令を多用して演算を進行させなければ
ならない。このため、非常に効率の悪い演算側−を実行
しなければならない。
ッサにあっては、ビット同士の論理演算を実行するには
、ビットシフト命令を多用して演算を進行させなければ
ならない。このため、非常に効率の悪い演算側−を実行
しなければならない。
例えば、入力ボートＰ１としてＰ１０〜ｐ１７を備え、
出力ボートＰ３としてＰ３０〜Ｐ３７を備えるモトロー
ラ社製マイクロプロセッサＭＣ６８０１を用いて、入力
ボートβ１０とｐＨからのビット単位の論理積演算を行
ない、その結果を出力ボートＰ３２に出力するプログラ
ムは次のようになる。
出力ボートＰ３としてＰ３０〜Ｐ３７を備えるモトロー
ラ社製マイクロプロセッサＭＣ６８０１を用いて、入力
ボートβ１０とｐＨからのビット単位の論理積演算を行
ない、その結果を出力ボートＰ３２に出力するプログラ
ムは次のようになる。
Ｌ Ｄ Ａ Ａ ’Ｐ Ｉ
０ＬＡ
ＡＮＤＡ ＰＩ
０ＬＡ
ＡＮＤＡ ＃８０４
ＳＴＡＡ ＭＥＭＯＲＹ
ＬＤＡＡ Ｐ３
ＡＮＤＡ ＃＄ＦＢ
ＯＲＡ ＭＥＭＯＲＹ
ＳＴＡＡ Ｐ３
ここで、ＭＥＭＯＲＹとして示した数値は、上記ＭＣ６
８０１がアクセス可能なＲＡＭの任意の番地を表わして
いる。すなわら、この例では非常に単純な論理演算を実
行するために１０ステツプが必要となるものである。
８０１がアクセス可能なＲＡＭの任意の番地を表わして
いる。すなわら、この例では非常に単純な論理演算を実
行するために１０ステツプが必要となるものである。
このようなビット単位の論理演算を効率良く実行させる
ためには、例えばモトローラ社製の１ピツＩ・マイクロ
プロセッサＭＣ１４５００が効果的に使用できる。しか
し、このような１ピツマイクロプロセツサによって複数
ビットに対する演算、例えばカウント動作を実行させる
場合には、非常に効率の悪い状態となる。すなわち、こ
のような１ビツトマイクロプロセツサによって６段のカ
ウンタ回路を実現しようとすると、このカウンタの各段
に対してそれぞれ９ステツプのプログラムが必要であり
、その他クロツク用として５ステツプ必要な状態となる
。したがって、合計５９ステツプ必要な状態となる。つ
まり、各命令をいずれも１ワードと考えると、５９ワー
ドのプログラムメモリを消費するものであり、データメ
モリとしては１３ビツトを消費する状態となる。
ためには、例えばモトローラ社製の１ピツＩ・マイクロ
プロセッサＭＣ１４５００が効果的に使用できる。しか
し、このような１ピツマイクロプロセツサによって複数
ビットに対する演算、例えばカウント動作を実行させる
場合には、非常に効率の悪い状態となる。すなわち、こ
のような１ビツトマイクロプロセツサによって６段のカ
ウンタ回路を実現しようとすると、このカウンタの各段
に対してそれぞれ９ステツプのプログラムが必要であり
、その他クロツク用として５ステツプ必要な状態となる
。したがって、合計５９ステツプ必要な状態となる。つ
まり、各命令をいずれも１ワードと考えると、５９ワー
ドのプログラムメモリを消費するものであり、データメ
モリとしては１３ビツトを消費する状態となる。
［発明の目的］
この発明は上記のような点に鑑みなされたもので、例え
ばビット単位の論理演算が効率よく実行できるようにす
ると共に、複数ビットによる算術演算も効果的に実行す
ることができ、各種制御装置に対して効果的に使用でき
るようにするマイクロプロセッサを提供しようとするも
のである。
ばビット単位の論理演算が効率よく実行できるようにす
ると共に、複数ビットによる算術演算も効果的に実行す
ることができ、各種制御装置に対して効果的に使用でき
るようにするマイクロプロセッサを提供しようとするも
のである。
［発明の概要］
すな、わち、この発明に係るマイクロプロセッサは、主
としてビット単位の論理演算を実行する論理ユニットと
、複数ビットの算術演算を実行する算術演算ユニツ１−
とを設け、これら各ユニットに対してそれぞれ専用のデ
ータバスを設定するようにしているものである。
としてビット単位の論理演算を実行する論理ユニットと
、複数ビットの算術演算を実行する算術演算ユニツ１−
とを設け、これら各ユニットに対してそれぞれ専用のデ
ータバスを設定するようにしているものである。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はその構成を示しているもので、このマイクロプ
ロセッサにあっては第１および第２のデータバス１１お
よび１２を備えている。第１のデータバス１１は、１ビ
ツト構成のデータバスであって、この第１のデータバス
１１に対しては、ビット単位の論理演算を実行する論理
ユニット １３しｏｇｉｃ Ｕｎｉｔ−ＬＬＪ）が接続
設定されている。
ロセッサにあっては第１および第２のデータバス１１お
よび１２を備えている。第１のデータバス１１は、１ビ
ツト構成のデータバスであって、この第１のデータバス
１１に対しては、ビット単位の論理演算を実行する論理
ユニット １３しｏｇｉｃ Ｕｎｉｔ−ＬＬＪ）が接続
設定されている。
また、第２のデータバス１２は複数ビット例えば８ビツ
トで構成されているもので、この第２のデータバス１２
に対しては例えば８ピツト構成のデータに対して算術演
算を実行する算術演算ユニット１４（，７Ｎ／％ｒｌｔ
ｈｍｅｔｉｃ Ｕｎｉｔ−ＡＵ）を接続設定している。
トで構成されているもので、この第２のデータバス１２
に対しては例えば８ピツト構成のデータに対して算術演
算を実行する算術演算ユニット１４（，７Ｎ／％ｒｌｔ
ｈｍｅｔｉｃ Ｕｎｉｔ−ＡＵ）を接続設定している。
このような第１および第２のデータバス１１および１２
に対しては、共通となる状態で入出ｈボート１５が接続
設定され、またデータメモリ１６が接続設定されている
ものである。
に対しては、共通となる状態で入出ｈボート１５が接続
設定され、またデータメモリ１６が接続設定されている
ものである。
そして、クロック発生回路１１で発生されたシステムク
ロック信号によって、プログラムカウンタ１８を動作さ
せるようにするものであり、このカウンタ１８の計数出
力によってプログラムメモリ１９のアドレスを指定する
。このアドレス指定されたプログラムメモリ１９は、そ
のアドレスに対応したデータを出力するもので、この出
力データは命令デコーダ２０によって解読されるように
なる。
ロック信号によって、プログラムカウンタ１８を動作さ
せるようにするものであり、このカウンタ１８の計数出
力によってプログラムメモリ１９のアドレスを指定する
。このアドレス指定されたプログラムメモリ１９は、そ
のアドレスに対応したデータを出力するもので、この出
力データは命令デコーダ２０によって解読されるように
なる。
この命令デコーダ２０は上記第１のデータバス１１ある
いは第２のデータバス１２に対して命令出力を供給する
ようになるもので、上記命令デコーダ２０によって解読
された命令がビット単位の論理演算命令で、論理演算ユ
ニット１３において実行可能な命令である場合には、第
１のデータバス１１を選択して、上記論理ユニット１３
、さらに入出力ボート１５およびデータメモリ１６をア
クセスするようになる。そして、所定のビット単位の論
理演算を実行させるようになる。
いは第２のデータバス１２に対して命令出力を供給する
ようになるもので、上記命令デコーダ２０によって解読
された命令がビット単位の論理演算命令で、論理演算ユ
ニット１３において実行可能な命令である場合には、第
１のデータバス１１を選択して、上記論理ユニット１３
、さらに入出力ボート１５およびデータメモリ１６をア
クセスするようになる。そして、所定のビット単位の論
理演算を実行させるようになる。
また、命令デコーダ２０において解読された命令が複数
ビットに対する算術演算命令（例えばＩＮＣＡ命令）で
あった場合には、複数ビット構成の第２のデータバス１
２が選択、されるもので、算術演算ユニット１４、ざら
−に人出力ボート１５およびデータメモリ１６をアクセ
スするようになる。
ビットに対する算術演算命令（例えばＩＮＣＡ命令）で
あった場合には、複数ビット構成の第２のデータバス１
２が選択、されるもので、算術演算ユニット１４、ざら
−に人出力ボート１５およびデータメモリ１６をアクセ
スするようになる。
例えば、前述したマイクロプロセッサＭＣＩ４５００の
命令体系で、前述したビット単位の論理演算例を１０グ
ラムして示せば次の、ようになる。
命令体系で、前述したビット単位の論理演算例を１０グ
ラムして示せば次の、ようになる。
ＬＤ ＰＩＧ
ＡＮＤ ｐＨ
ＳＴＯＰ３２
また、バイト単位の入力ボートＰ１の８ビツトの入力デ
ータを数値とみなして、そのデータ値を＋１（インクリ
メント）してバイト単位の出力ボートＰ３に対して出力
するような演算にあっては、前記ＭＣ６８０１の命令体
系でプログラムすれば、次のようになる。
ータを数値とみなして、そのデータ値を＋１（インクリ
メント）してバイト単位の出力ボートＰ３に対して出力
するような演算にあっては、前記ＭＣ６８０１の命令体
系でプログラムすれば、次のようになる。
ＬＡＤＤ Ｐｉ
ＮＣＡ
ＳＴＡＡ Ｐ３
すなわち、ビット単位の論理演算を主として実行する論
理ユニット１３と、このユニット１３に対して接続設定
される第１のデータバス１１を使用した論理演算のプロ
グラム、および複数ヒツト構成のデータの演算を主とし
て実行する詐術演算ユニット１４と、このユニット１４
に対して接続設定される複数ビット構成の第２のデータ
バスを使用した上記算術演算のプログラムが、１つのマ
イクロプロセッサ内で実行できるようになるものであり
、データの処理効率が効果的に向上されるようになるも
のである。
理ユニット１３と、このユニット１３に対して接続設定
される第１のデータバス１１を使用した論理演算のプロ
グラム、および複数ヒツト構成のデータの演算を主とし
て実行する詐術演算ユニット１４と、このユニット１４
に対して接続設定される複数ビット構成の第２のデータ
バスを使用した上記算術演算のプログラムが、１つのマ
イクロプロセッサ内で実行できるようになるものであり
、データの処理効率が効果的に向上されるようになるも
のである。
第２図は上記のように構成されるマイクロプロセッサに
おいてカウンタ回路を実現する場合のさらに詳細にして
示した構成図で、この場合は算術演算ユニット１４の一
部で構成される内部カウンタ１４１が使用される。そし
て、このマイクロプロセッサにあっては、通常の論理演
幹命令においてＲＡＭで構成されるデータメモリ１６、
リザルトレジスタ２１、論理ユニット１３、入出力ボー
ト１５等は１ビツトのデータバス１１を介してデータの
交換を行なっている。そして、ざらにカウント専用命令
群を実行させるために、データメモリ１６とリザルトレ
ジスタ２１に結合される内部カウンタ１４１は、上記デ
ータバス１１とは異なる他の第２のデータバス１２で接
続し、このデータバス１２を介してデータの交換が実行
されるようにする。特にデータメモリ１Ｇと内部カウン
タ１４１との間では、例えば８ビツトのデータがまとめ
てやりとりが行われるようにする。
おいてカウンタ回路を実現する場合のさらに詳細にして
示した構成図で、この場合は算術演算ユニット１４の一
部で構成される内部カウンタ１４１が使用される。そし
て、このマイクロプロセッサにあっては、通常の論理演
幹命令においてＲＡＭで構成されるデータメモリ１６、
リザルトレジスタ２１、論理ユニット１３、入出力ボー
ト１５等は１ビツトのデータバス１１を介してデータの
交換を行なっている。そして、ざらにカウント専用命令
群を実行させるために、データメモリ１６とリザルトレ
ジスタ２１に結合される内部カウンタ１４１は、上記デ
ータバス１１とは異なる他の第２のデータバス１２で接
続し、このデータバス１２を介してデータの交換が実行
されるようにする。特にデータメモリ１Ｇと内部カウン
タ１４１との間では、例えば８ビツトのデータがまとめ
てやりとりが行われるようにする。
次に、上記カウント専用命令群についてその動作状態を
説明すると、まずデータメモリ１６に対してはリセット
データＲ，６ビツトのデータＤ１〜Ｄ６、直前のクロッ
クＣ′を並列的に記憶し、またリザルトレジスタ２１で
はクロックＣを記憶している。
説明すると、まずデータメモリ１６に対してはリセット
データＲ，６ビツトのデータＤ１〜Ｄ６、直前のクロッ
クＣ′を並列的に記憶し、またリザルトレジスタ２１で
はクロックＣを記憶している。
Ａ） まず第３図の（Ａ）に示すように、カウンタロー
ド命令を実行する（以下この命令をＴＭＣ＝Ｔｒａｎｓ
ｆｅｒ Ｍｅｍｏｒｙ ｔｏ Ｃｏｕｎｔｅｒと称する
）。
ド命令を実行する（以下この命令をＴＭＣ＝Ｔｒａｎｓ
ｆｅｒ Ｍｅｍｏｒｙ ｔｏ Ｃｏｕｎｔｅｒと称する
）。
この命令の実行時には、リザルトレジスク２１の値を内
部カウンタ１４１のＣ信号（クロック信号）とし、デー
タメモリ１６内の８ビツトをＲ信号（リセット信号）、
Ｄ１〜Ｄ６プリセツトデータ信号）、Ｃ′倍信号直前の
Ｃ信号）として内部カウンタ１４１に対してデータロー
ドする。
部カウンタ１４１のＣ信号（クロック信号）とし、デー
タメモリ１６内の８ビツトをＲ信号（リセット信号）、
Ｄ１〜Ｄ６プリセツトデータ信号）、Ｃ′倍信号直前の
Ｃ信号）として内部カウンタ１４１に対してデータロー
ドする。
Ｂ） 次に第３図の（Ｂｉｔに示すように、カウント動
作命令（以下この命令をＣＮ Ｔ −Ｃ０ｕｎｔと称す
る）を実行する。この命令は、内部カウンタ１４１内に
ロードされたデータによって第４図に示す真理値表にし
たがってカウント動作する。
作命令（以下この命令をＣＮ Ｔ −Ｃ０ｕｎｔと称す
る）を実行する。この命令は、内部カウンタ１４１内に
ロードされたデータによって第４図に示す真理値表にし
たがってカウント動作する。
Ｃ） カウントストア命令（以下この命令をＴＣＭ ＝
Ｔｒａｎｓｆｅｒ Ｃ０ｔｌｎｔＣｌｒ ｔｏ Ｍ
ｅｌｌｌＯｒＶと称する）を実行する。この命令は、上
記７ＭＣ命令とは逆に内部カウンタ１４１内のデータを
データメモリ１６、リザルトレジスタ２１にストアする
。この場合、カウンタ１４１の最終段の出力をリザルト
レジスタ２１にも返すことにより、カウンタのカスケー
ド接続が容易に行われる。
Ｔｒａｎｓｆｅｒ Ｃ０ｔｌｎｔＣｌｒ ｔｏ Ｍ
ｅｌｌｌＯｒＶと称する）を実行する。この命令は、上
記７ＭＣ命令とは逆に内部カウンタ１４１内のデータを
データメモリ１６、リザルトレジスタ２１にストアする
。この場合、カウンタ１４１の最終段の出力をリザルト
レジスタ２１にも返すことにより、カウンタのカスケー
ド接続が容易に行われる。
ここで、プログラムメモリ１９にあっては、各命令毎に
アドレス番地が更新されるものである。
アドレス番地が更新されるものである。
尚、ここで示した例ではカウント専用命令群をＴＭＣ，
ＣＮＴ、ＴＣＭの各命令に分割する状態で示したが、こ
れは１命令で上記３ステツプを実行するようにしてもよ
いことはもちろんである。
ＣＮＴ、ＴＣＭの各命令に分割する状態で示したが、こ
れは１命令で上記３ステツプを実行するようにしてもよ
いことはもちろんである。
そして、内部カウンタ１４１も特に６ビツトである必要
性はない。
性はない。
また、上記実施例では１ビツト構成の第１のデータバス
１１と、複数ビット構成の第２のデータバス１２との２
種類のデータバス構成として示したが、これはこのまま
の状態でさらに複数のデータバス構成に拡張できるもの
である。例えば、第１のデータバスを１ビツト構成とし
てビット単位の論理演算が実行されるようにし、第２の
データバスを８ヒツト構成として簡単な整数演算が実行
されるようにする。そして、さらに拡張設定される第３
のデータバスを３２ビツト構成として、複雑な数値演算
が実行されるようにするものである。
１１と、複数ビット構成の第２のデータバス１２との２
種類のデータバス構成として示したが、これはこのまま
の状態でさらに複数のデータバス構成に拡張できるもの
である。例えば、第１のデータバスを１ビツト構成とし
てビット単位の論理演算が実行されるようにし、第２の
データバスを８ヒツト構成として簡単な整数演算が実行
されるようにする。そして、さらに拡張設定される第３
のデータバスを３２ビツト構成として、複雑な数値演算
が実行されるようにするものである。
「発明の効果］
以上のようにこの発明によれば、例えば１ビツト構成の
第１のデータバスに対してさらに複数ビット構成の第２
のデータバスが設定されるものであり、これらデータバ
スに対してそれぞれ論理ユニットおよび算術演算ユニッ
トが接続設定される状態とされている。そして、これら
ユニットによって１ビット単位の論理演算、ざらにカウ
ンタ動作、算術演算動作が選択的に実行されるようにな
るものであり、これら演算制御が簡単なプログラムによ
って効果的に実行することができ、各種制御演算システ
ムに対し簡単に応用可能な状態とされるものである。
第１のデータバスに対してさらに複数ビット構成の第２
のデータバスが設定されるものであり、これらデータバ
スに対してそれぞれ論理ユニットおよび算術演算ユニッ
トが接続設定される状態とされている。そして、これら
ユニットによって１ビット単位の論理演算、ざらにカウ
ンタ動作、算術演算動作が選択的に実行されるようにな
るものであり、これら演算制御が簡単なプログラムによ
って効果的に実行することができ、各種制御演算システ
ムに対し簡単に応用可能な状態とされるものである。
第１図はこの発明の一実施例に係るマイクロプロセッサ
を説明する構成図、第２図は上記実施例に示したマイク
ロプロセッサでカウンタ動作を実行する場合を説明する
さらに詳細にして示した構成図、第３図の（Ａ）〜（Ｃ
）はそれぞれ上記カウンタ動作の状態を説明する内部カ
ウンタおよびデータメモリの状態を示す図、第４図は同
じく真理値表を示す図である。 １１・・・第１のデータバス、１２・・・第２のデータ
バス、１３・・・論理ユニット、１４・・・算術演算ユ
ニット、１５・・・入出力ポート、１６・・・データメ
モリ、１９・・・プログラムメモリ、２０・・・命令デ
コーダ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
を説明する構成図、第２図は上記実施例に示したマイク
ロプロセッサでカウンタ動作を実行する場合を説明する
さらに詳細にして示した構成図、第３図の（Ａ）〜（Ｃ
）はそれぞれ上記カウンタ動作の状態を説明する内部カ
ウンタおよびデータメモリの状態を示す図、第４図は同
じく真理値表を示す図である。 １１・・・第１のデータバス、１２・・・第２のデータ
バス、１３・・・論理ユニット、１４・・・算術演算ユ
ニット、１５・・・入出力ポート、１６・・・データメ
モリ、１９・・・プログラムメモリ、２０・・・命令デ
コーダ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (1)
- 主としてビット単位の論理演算を実行する論理ユニット
と、この論理ユニットに対して接続設定される第１のデ
ータバスと、主として複数ビットの算術演算を実行する
算術演算ユニットと、この算術演算ユニットに対して接
続設定される第２のデータバスとを具備したことを特徴
とするマイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098085A JPS60241130A (ja) | 1984-05-16 | 1984-05-16 | マイクロプロセツサ |
| DE19843424618 DE3424618A1 (de) | 1983-07-04 | 1984-07-04 | Microprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098085A JPS60241130A (ja) | 1984-05-16 | 1984-05-16 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60241130A true JPS60241130A (ja) | 1985-11-30 |
| JPH0449137B2 JPH0449137B2 (ja) | 1992-08-10 |
Family
ID=14210502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098085A Granted JPS60241130A (ja) | 1983-07-04 | 1984-05-16 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241130A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039436A (ja) * | 1973-08-10 | 1975-04-11 | ||
| JPS54122052A (en) * | 1978-03-15 | 1979-09-21 | Nec Corp | Arithmetic unit |
| JPS54158831A (en) * | 1978-06-06 | 1979-12-15 | Toshiba Corp | Data processor |
| JPS5685157A (en) * | 1979-12-15 | 1981-07-11 | Toshiba Corp | Information processor |
-
1984
- 1984-05-16 JP JP59098085A patent/JPS60241130A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039436A (ja) * | 1973-08-10 | 1975-04-11 | ||
| JPS54122052A (en) * | 1978-03-15 | 1979-09-21 | Nec Corp | Arithmetic unit |
| JPS54158831A (en) * | 1978-06-06 | 1979-12-15 | Toshiba Corp | Data processor |
| JPS5685157A (en) * | 1979-12-15 | 1981-07-11 | Toshiba Corp | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449137B2 (ja) | 1992-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |