JPS60242594A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術、さらには半導体記憶
装置に適用して特に有効な技術に関し、例えばマイクロ
プログラム方式の制御回路を備えた半導体集積回路にお
けるマイクロＲＯＭ　（リード・オンリ・メモリ）のデ
ータ線のプリチャージ回路の構成に利用して有効な技術
に関する。

［背景技術］ ＭＯＳＦＥＴ　（：絶縁ゲート型電界効果トランジスタ
）からなるＲＯＭのデータ読出し方式として、予めデー
タ線（もしくはビット線）をプリチャージしておいてか
らワード線を選択レベルにして、選択されたメモリセル
を通してデータ線のチャージを引き抜くようにすること
によって、低消費電力型のＲＯＭを構成する技術がある
。このように、データ線プリチャージ方式を採用したＲ
ＯＭの構成例としては、例えば特願昭５７−２１１３０
号等がある。

本発明者は、上記データ線プリチャージ方式の技術を、
マイクロコンピュータシステムを構成するハードディス
クコントローラに用いられるマイクロＲＯＭに利用して
、第１図に示すような装置を開発した。

すなわち、メモリアレイＭ　−’　Ａ　ＲＹ内に配設さ
れた各データ線ＤＬ１〜ＤＬｎの一端と電源電圧Ｖｃｃ
との間に接続されたプリチャージ用のＭＯ８ＦＥＴＱｐ
１〜ＱＰｎを、制御信号（）ＴＪチャージ信号）φｐで
同時にオンさせて、すべてのデータ線ＤＬ１〜ＤＬｎを
Ｖｃｃレベルまで同時にプリチャージさせる。また、マ
イクロＲＯＭでは、例えば１ワード８ビツトからなるデ
ータ（制御語）を同時に（並列に）読み出す必要がある
が、例えば５１２ワードのようなマイクロプログラムを
格納したい場合、データ線を８本にするとワード線は５
１２本必要となる。そのため、メモリアレイＭ−ＡＲＹ
は５１２Ｘ８ビツトのような構成になす、メモリアレイ
がデータ線方向に極めて細長い形状になってしまい、チ
ップ内におけるレイアウトが困難になる。

そこで、第１図の回路では、データ線を１６本として各
データ線に０ＭＯ８（相補型ＭＯ３）回路からなるクロ
ックド・インバータエＮｖ１〜ＩＮ　Ｖ　ｎを接続し、
これをアドレス信号の上位ビットで選択的に動作させる
ようにして、メモリアレイのデータ線方向の長さを半分
に減らす（ただしワード線方向の幅は２倍になる）よう
にしている。

しかしながら、上記のような構成のマイクロＲＯＭにあ
っては、すべてのデータ線を同時にプリチャージさせる
ようになっているため、データ線の数が多くなるに従っ
て、消費電力が大幅に増大してしまう。また、メモリア
レイおよびその周辺回路の占有面積は、データ線のピッ
チ（間隔）を、メモリセルの大きさによって決まるよう
な最小間隔とし、かつＹデコーダ回路Ｙ−ＤＥＣもしく
はＹセレクト回路もこれに合わせてレイアウトすると最
も少なくすることができる。しかし、第１図の回路では
、Ｙデコーダ回路Ｙ−ＤＥＣをクロックド・インバータ
ＩＮＶ、〜ＩＮＶｎで構成しているため、各クロックド
・インバータを構成する複数個のＭＯＳＦＥＴを、最小
ピッチの各データ線間隔に対応して配設させるように設
計を行なうことが極めて困難であり、回路全体の占有面
積が大きくなってしまう。

さらに、上記メモリアレイＭ−ＡＲＹ内のメモリセルを
Ｎチャンネル型ＭＯ８ＦＥＴで構成する場合、記憶素子
となるＭＯＳＦＥＴの拡散層Ｎ＋は第２図に示すように
、Ｎ型半導体基板ＳＵＢの主面上に形成されたＰ型つェ
ル領域Ｐ　−ＷＥ　Ｌ　Ｌの上に形成される。そのため
、上記のようにすべてのデータ線が同時にプリチャージ
されるようになっていると、データ線ＤＬに接続された
メモリセルを構成するＭＯＳＦＥＴの拡散層（ドレイン
領域）Ｎ＋とＰウェル領域Ｐ　−ＷＥ　Ｌ　Ｌとの間に
寄生する接合容量Ｃｓが、プリチャージ時にすべて同時
にチャージアップされることになる。その結果、この接
合容量Ｃｓを通して、メモリセルが形成されたＰウェル
領域Ｐ　−ＷＥ　Ｌ　Ｌの電位が大きく変動され、ラッ
チアップを起こし易いという不都合があることが分かっ
た。

［発明の目的］ この発明の目的は、低消費電力型の半導体記憶装置を提
供することにある。

この発明の他の目的は、半導体記憶装置の占有面積を減
少させることができるような技術を提供することにある
。

この発明のさらに他の目的は、０Ｍ０８回路で半導体記
憶装置を構成した場合にラッチアップを起こしにくいプ
リチャージ回路の形式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリアレイ内に配設された各データ線を、
デコーダからの選択信号によって、オン、オフ制御され
るスイッチＭＯ３ＦＥＴを介して出力回路側へ接続させ
るとともに、上記スイッチＭＯ８ＦＥＴと出力回路との
間にプリチャージ用・のＭＯＳＦＥＴを接続することに
よって、選択されたデータ線に対してのみ出力回路側か
らプリチャージを行なうようにして、消費電力を減らす
とともに、プリチャージされるデータ線に接続されるメ
モリセルの寄生容量を減らしてウェル領域の電位変動を
抑え、ラッチアップを起こしにくくする。

また、データ線間にはこれを出方回路側へ接続させるた
めのＭＯＳＦＥＴを−っだけ配設すればよいようにして
、データ線のピッチを最小とし、かつ周辺回路の占有、
面積も減少させ、装置全体の占有面積を低減させるとい
う上記目的を達成するものである。

［実施例］ 第３図は、本発明をマイクロプロセッサ（以下ＣＰＵと
称する）とともにマイクロコンピュータシステムを構成
するハードディスク・コントローラやＣＲＴコントロー
ラその他の周辺ＬＳＩに使用されるマイクロＲＯＭに適
用した場合の一実施例を示す。

ハードディスク・コントローラやＣＲＴコントローラ等
においては、制御対象となるハードディスク・ドライバ
やＣＲＴ表示装置等の各部を、ＣＰＵからの命令に応じ
て更に細かく制御してやるため、そのような命令を実行
するマイクロプログラムを格納したマイクロＲＯＭが設
けられる。このようなマイクロＲＯＭは、ＣＰＵからの
命令に応じてできるだけ速く、対応するマイクロ命令を
読み出して、制御信号を出力し、各部をコントロールす
る必要がある。そのため、例えばＩＯＭＨ２のような高
い周波数でマイクロＲＯＭがアクセスできるようにする
ことが要望される。

以下に述べる実施例のＲＯＭは、そのような高速動作が
可能にされ、しかも占有面積が小さいという特徴を有し
ている。

第３図において、回路符号Ｍ−ＡＲＹで示されているの
は、複数のメモリセルＭ１１〜Ｍ　ｍ　ｎがマトリック
ス状に配設されてなるメモリアレイである。メモリアレ
イＭ−ＡＲＹを構成するメモリセルＭ、１１〜Ｍｍｎは
、１ビツトの記憶に一つのＭＯＳＦＥＴが対応して設け
られ、例えば記憶素子（メモリセルを構成するＭＯＳＦ
ＥＴ）のドレイン部分のコンタクトまたは拡散層の有無
で、ゲートが選択レベルにされた場合に電流が流れたり
流れなかったりすることでＬＬ　Ｉ　Ｉ＋または０′″
に対応する情報を保持する。

同図において、ＭＯＳＦＥＴの回路信号が表わされてい
るＭ、１９Ｍ１□のようなメモリセルは。

記憶素子のドレイン部分のコンタクトまたは拡散層があ
るものを示す。また、、ＭＯＳＦＥＴの回路信号が表示
されていないＭ２１　、　Ｍ２　ｎのようなメモリセル
は、記憶素子のドレイン部分のコンタクトまたは拡散層
がないものを示す。この実施例では、特に制限されない
が、Ｎチャンネル型のＭＯＳＦＥＴでメモリセルが構成
されている。

メモリアレイＭ−ＡＲＹ内には、各行のメモリセルＭ１
１　、　Ｍｌ　２．　”°°−Ｍ１　ｎ；’Ｍ’２１　
、　Ｍ２２１　０−８Ｍ２　ｎ　；　−Ｍｍｘ　ｔ　Ｍ
ｍ２ｔ　”・・Ｍｍｎに対応して、それぞれポリシリコ
ン層からなるワード線ＷＬ、〜ＷＬｍが配設され、各行
に属するメモリセルのゲートが接続されている。特に制
限されないが、上記ワード線ＷＬ、〜ＷＬｍは各行のメ
モリセルを構成するＭＯＳＦＥＴのポリシリコンゲート
電極と一体に形成されている。また、メモリアレイＭ−
ＡＲＹ内には、各列のメモリセルＭｌ　１　＋　Ｍｌ　
２．”””Ｍｌ　ｎ、”ＰＪ２１　＋　Ｍ２２　、　“
ｂ°Ｍ２　ｎ　；ＮＭｍｌ　、Ｍｍ２　、□１１Ｍｍｎ
に対応して、アルミニウム層からなるデータ線（もしく
はビット線）ＤＬ、〜Ｄ　Ｌ　ｎが配設されている。

さらに、メモリアレイＭ−ＡＲＹ内には、各行のメモリ
セルを構成するＭＯＳＦＥＴのソース領域が共通に接続
される接地線ＧＬ１〜ＧＬｉが設けら、れている。この
接地線ＧＬ１〜ＧＬｉは、特に制限されないが、各記憶
素子のソース領域と連続して形成された拡散層によって
構成されている。

また、接地線ＧＬ、〜ＧＬｉは、各メモリ行に対し一つ
おきに形成され、隣接するメモリ行同士で一つの接地線
Ｇ　Ｌ　１を共用するように接続がなされている。上記
接地線ＧＬ１〜ＧＬｉは、メモリアレイＭ−ＡＲＹの一
側で、アルミニウム層からなる共通の接地線ＣＧＬに接
続され、電池電位ＧＮＤが供給されるようにされている
。

回路符号Ｘ−ＤＥＣで示されているのは、アドレス信号
の下位数ビットをデコードして行選択信号を形成するＸ
デコーダ回路である。このＸデコーダ回路Ｘ−ＤＥＣに
よって、各ワード線ＷＬ。

〜ＷＬｍに対応して設けられているワード線ドライバＷ
ＤＩ〜ＷＤｍのうちの一つが駆動されて、一本のワード
線がハイレベルに持ち上げられるようにされている。

ワード線ドライバＷＤ　１〜ＷＤｍは、例えばクロック
ド・インバータによって構成され、システムクロック信
号のような制御信号φに同期して動作されるようにされ
ている。特に制限されないがこの実施例では、上記Ｘデ
コーダ回路Ｘ−ＤＥＣも、制御信号φに同期して動作さ
れるダイナミック型の回路で構成されており、Ｘデコー
ダ回路Ｘ−Ｄ　Ｅ　Ｃで行選択信号を形成している制御
信号φの半周期の間に、ワード線ドライバＷＤ、〜ＷＤ
ｍのプリチャージを行なう。そして、制御信号φの次の
半周期でワード線ドライバＷＤ１〜Ｗ　Ｄ　ｍを駆動し
て一本のワード線を選択するとともに。

Ｘデコーダ回路Ｘ−ＤＥＣのプリチャージを行なうよう
になっている。このようにして、Ｘデコーダ回路Ｘ−Ｄ
ＥＣとワード線ドライバＷＤ１〜ＷＤｍが、制御信号（
クロック）φに同期して動作されることにより、消費電
力が減少される。

上記メモリアレイＭ−ＡＲＹの一側には、各データ線Ｄ
Ｌ、〜ＤＬｎにそれぞれ接続されたＮチャンネル型のス
イッチＭＯ８ＦＥＴ　（以下Ｙスイッチと称する）Ｑｙ
１〜Ｑｙｎからなるマルチプレクサ回路ＭＬＰが設けら
れている。マルチプレクサ回路ＭＬＰは、アドレス信号
の上位ビットをデコードするＹデコーダ回路Ｙ−ＤＥＣ
からの選択信号に基づいて、ｎ本のデータ線ＤＬ１〜Ｄ
　Ｌｎのうち適当な数のデータ線を選択して、その出力
信号をＣＭＯＳインバータからなる出力回路ＤＯＢに供
給する。

具体的には、特に制限されないが、マイクロＲＯＭから
８ビツトのデータからなる制御語を一時に読み出せるよ
うにするため、メモリアレイＭ　−ＡＲＹ内には、３２
本のデータ線が配設され、マルチプレクサ回路ＭＬＰに
よってそのうち８本のデータ線が出力信号線ＤＯＬ１〜
ＤＯＬ、に接続される。つまり、３２個のＹスイッチＱ
　ｙ　１〜ＱＹ３２は、それぞれ４個ずつまとめられ一
つの出力信号線ＤＯＬに接続され、各Ｙスイッチ群では
、その中の一つがＹデコーダ回路Ｙ−ＤＥＣからの選択
信号によってオンされて、４本のデータ線の中の一本を
それぞれ出力信号線ＤＯＬ１〜ＤＯＬ８に接続させる。

各出力信号線ＤＯＬｉ〜ＤＯＬ８には、ＣＭＯＳインバ
ータ等からなる出力回路ＤＯＢ１〜ＤＯＢ８が接続され
ている。また、各出力信号線ＤＯＬ１〜ＤＯＬ８と電源
電圧Ｖｃｃとの間には、プリチャージ用のＭＯ８ＦＥＴ
ＱＰｚ〜Ｑ　Ｐ　ａが接続されていて、同一のプリチャ
ージ信号φｐがゲート端子に印加されるようにされてい
る。

このように、データ線を３２本にしてマルチプレクサで
そのうち８本を選択する構成にしたのは、マイクロＲＯ
Ｍでは、１ワード８ビツトからなる制御語を例えば５１
２ワード格納させておきたいような場合、データ線を８
本とするとワード線方向に８ビツトまたデータ線方向に
５１２ビツトだけメモリセルを並べてメモリアレイを構
成しなければならない。しかし、そのようにすると、メ
モリアレイがデータ線方向に極めて細長い形状になるた
め、チップ内におけるレイアウトが困難になるからであ
る。そこで、上記実施例では、５１２ワードの制御語を
１２８Ｘ３２ビツト構成のマイクロＲＯＭに記憶させる
ようにしている。

上記プリチャージ信号φＰは、ワード線ドライバＷＤ、
〜ＷＤｍによっていずれか１本のワード線がハイレベル
に立ち上げられる前に、アドレス信号の上位２ビツトＡ
７とＡ８をデコードするＹデコーダ回路Ｙ−ＤＥＣから
の選択信号によって、各Ｙスイッチ群の中から一つずつ
計８個のＹスイッチがオンされた状態で、ハイレベルか
らロウレベルに変化される。すると、プリチャージ信号
φＰによってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｐ　１〜Ｑｐ
ａが同時にオン状態にされ、出力信号線ＤＯＬ、〜Ｄｏ
Ｌ８およびＹデコーダ回路Ｙ−ＤＥＣからの選択信号に
よってオンされているＹスイッチＱｙを通して、これに
接続されている８本のデータ線がプリチャージされる。

このとき、出力信号線ＤＯＬ、〜ＤＯＬ８は、Ｖｃｃレ
ベルまでプリチャージされるが、データ線はＶｃｃより
もＹスイッチＱｙのしきい値電圧分だけ低い電位（Ｖｃ
ｃ−Ｖｔｈ）までプリチャージされる。

上記のようにしてデータ線のプリチャージが終了すると
、プリチャージ信号φＰがハイレベルに変化されてプリ
チャージＭＯＳ　Ｆ　Ｅ　ＴＱ’ｐ　１〜Ｑｐ８がオフ
される。それから、Ｙデコーダ回路Ｙ−ＤＥＣからの選
択信号によって８個のＹスイッチＱｙがオンされた状態
のまま、ワード線ドライバＷＤ、〜ＷＤｍによっていず
れが１本のワード線がハイレベルに立ち上げられる。こ
れによって、選択レベルにされた１本のワード線ＷＬと
、オン状態にされている上記８個のＹスイッチの接続さ
れたデータ線ＤＬとの交点に、記憶素子としてのＭＯＳ
ＦＥＴが接続されていれば、そのＭＯＳＦＥＴがオンさ
れてデータ線のチャージが接地線ＧＬに引き抜かれる。

一方１選択されたワード線とデータ線との交点に記憶素
子が接続されていない場合には、データ線のチャージは
引き抜かれない。

その結果、選択されたデータ線ＤＬは、プリチャージレ
ベルまたは接地電位のいずれかの電位にされる。このデ
ータ線の電位は、Ｙスイッチ。ｙを介して出力回路（イ
ンバータ）ＤＯＢＩ〜Ｄ。

Ｂ８に供給されるので、出力回路ＤＯＢ１〜Ｄ。

ｉ８からはデータ線の電位に対応した信号が、読出しデ
ータＤ　ｏ　””　Ｄ　７として出方される。

上記実施例によると、Ｙデコーダ回路Ｙ−ＤＥＣからの
選択信号によって、オンされたＹスイッチＱ７を通して
出力回路ＤＯＢ１〜ＤＯＢ８側がら、オンされたＹスイ
ッチに接続されているデータ線に対してのみプリチャー
ジが行なわれる。そのため、第１図の回路のようにすべ
てのデータ線をプリチャージするものに比べて消費電力
が少なくて済む。

また、上記実施例によると、選択されたデータ線は電源
電圧ＶｃｃよりもＹスイッチＱｙのしきい値電圧Ｖｔｈ
分だけ低い電位にプリチャージされるため、ワード線の
ハイレベルによって記憶素子としてのＭＯＳＦＥＴがオ
ンされてデータ線のチャージがグランド側へ流れたとき
、データ線の電位の立下がりが速くなる。その結果、ア
クセスタイムが短縮されるという利点がある。

しかも、上記のようにデータ線のプリチャージレベルが
Ｖｃｃ−Ｖｔｈに下がったとしても、ＹスイッチＱｙと
出力回路ＤＯＢとの間を接続する出力信号線ＤＯＬは、
プリチャージ用ＭＯ８ＦＥＴＱｐによって、Ｖｃｃレベ
ルまでプリチャージされる。そのため、出力回路ＤＯＢ
をインバータ等で構成しても貫通電流が流れることはな
い。つまり、出力回路ＤＯＢをインバータで構成した場
合、データ線プリチャージ時に出力信号線ＤＯＬが電源
電圧Ｖｃｃよりも低いレベルにされていると、インバー
タからなる出力回路ＤＯＢに貫通電流が流されてしまう
。これに対し、上記実施例では、出力信号線ＤＯＬがＶ
ｃｃレベルまで完全にプリチャージされるため、出力回
路に貫通電流が流されることがない。

また、上記実施例によると、メモリアレイＭ−ＡＲＹの
一側に各々１つのＭＯＳＦＥＴからなるＹスイッチ列を
配設すればよいので、レイアウトに無理がなく、データ
線の間隔内に容易にＹスイッチを配設することができる
。つまり、第１図に示すような回路形式では、各データ
線間隔ごとに例えば４個のＭＯＳＦＥＴからなるクロッ
クド・インバータを配設しなければならないため、レイ
アウト設計が難しく、データ線ピッチをメモリセルの大
きさによって決まるような最小間隔にするのが困難であ
る。これに対し、上記実施例によると、最小ピッチのデ
ータ線間にそれぞれＭＯ８ＦＥＴを一つずつ配設してや
ればよいので、レイアウト設計が容易となり、かつ回路
全体の占有面積も小さくて済む。

さらに、上記実施例によれば、プリチャージされるデー
タ線の数が少ないので、各メモリセルを構成するＭＯＳ
ＦＥＴのドレイン領域とＰウェル領域との間に寄生する
接合容量もすべて同時にチャージアップされることがな
い。そのため、Ｐウェル領域と基板との間に存在する接
合容量に対するＰウェル領域−メモリセル間の寄生容量
の比率が実質的に小さくなる。その結果、プリチャージ
時にＰウェル領域とメモリセルとの間の寄生容量がチャ
ージアップされてもウェル電位の変動が少なくなり、ラ
ッチアップを起しにくくなる。

また、前記実施例では、出力信号線ＤＯＬ１〜ＤＯＬ８
に接続された出力回路ＤＯＢ１〜ＤＯＢ８で、メモリア
レイから読み出された信号を増幅し出力しているが、読
出し信号を一旦クロックドインバータで受けて、これを
実施例のようなＣＭＯＳインバータからなる出力回路Ｄ
ＯＢＩ〜Ｄ０Ｂ８に送り、出力させるように構成しても
よ（′１゜［効果コ （１）メモリアレイ内に配設された各データ線を、デコ
ーダからの選択信号によって、オン、オフ制御されるス
イッチＭＯ３ＦＥＴを介して出力回路側へ接続させると
ともに、上記スイッチＭＯ８ＦＥＴと出力回路との間に
プリチャージ用のＭＯＳＦＥＴを接続するようにしたの
で、選択されたデータ線に対してのみ出力回路側からプ
リチャージが行なわれるようになるという作用により、
消費電力が低減されるという効果がある。

（２）メモリアレイ内に配設された各データ線を、デコ
ーダからの選択信号によって、オン、オフ制御されるス
イッチＭＯ８ＦＥＴを介して出力回路側へ接続させると
ともに、上記スイッチＭＯ３ＦＥＴと出力回路との間に
プリチャージ用のＭＯ３ＦＪＴを接続するようにしたの
で、プリチャージされるデータ線が減り、これに接続さ
れるメモリセルの総寄生容量が減少されるという作用に
より、ウェル領域の電位変動が抑えられ、ラッチアップ
が起きにくくされるという効果がある。

（３）メモリアレイ内に配設された各データ線を、デコ
ーダからの選択信号によって、オン、オフ制御されるス
イッチＭＯ８ＦＥＴを介して出力回路側へ接続させると
ともに、上記スイッチＭＯ８ＦＥＴと出力回路との間に
プリチャージ用のＭＯＳＦＥＴを接続するようにしたの
で、データ線間にはこれを出力回路側へ接続させるため
のＭＯＳＦＥＴを一つだけ配設すればよいという作用に
よりデータ線のピッチを最小にすることかで−き、かつ
周辺回路の占有面積も減少され、装置全体の占有面積が
低減されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
メモリセルを構成するＭＯＳＦＥＴをＮチャンネル型に
形成しているが、Ｐチャンネル型に形成し、ワード線を
選択時にロウレベルにさせるようにして選択を行なうよ
うにすることも可能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるハードディスク・コ
ントローラ等に使用されるマイクロＲＯＭに適用したも
のについて説明したが、それに限定されるものでなく、
単体（ＩＣメモリ）としてのＲＯＭ等にも利用できるも
のである。

【図面の簡単な説明】

第１図は、マイクロＲＯＭの構成例を示す回路構成図、 第２図は、そのメモリアレイ部の要部の断面説明図、 第３図は、本発明をマイクロＲＯＭに適用した場合の一
実施例を示す回路構成図である。 Ｍ−ＡＲＹ・・−・メモリアレイ、ＷＬ１〜ＷＬｍ・・
・・選択線（ワード線）−ＤＬ１〜ＤＬｎ・・・・信号
線（データ線）’−Ｘ−ＤＥＣ・・・・Ｘデコーダ回路
、Ｙ−ＤＥＣ・・・・Ｙデコーダ回路、ＭＬＰ・・・・
マルチプレクサ、ＷＤ１〜ＷＤｍ”ワ−ド線ドライバ、
Ｍｔｉ〜Ｍ　ｍ　ｎ・・・・メモリセル、Ｑｙ１〜Ｑｙ
ｎ°゛°゛Ｙスイッチ゛Ｑｐｓ〜Ｑ　ｐ　ａ・・・・プ
リチャージ用ＭＯ３ＦＥＴ。 第　１　図 第　２　図 ｈノ ごすＢ

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイ内に互いに直交する方向に配設された
   複数本の選択線と信号線との交点に記憶素子が配設され
   たメモリアレイを備えてなる半導体記憶装置において、
   上記信号線の一端にはアドレス信号に基づいて形成され
   る選択信号によって制御されるスイッチＭＯ３ＦＥＴが
   接続され、該スイッチＭＯ８ＦＥＴを介して、予め幾つ
   かのグループに分けられた上記信号線が、対応する出力
   回路側に選択的に接続されるとともに、上記スイッチＭ
   Ｏ８ＦＥＴと出力回路との間にプリチャージ用のＭＯＳ
   ＦＥＴが設けられてなることを特徴とする半導体記憶装
   置。 ２、上記記憶素子は、上記選択線と信号線との間に選択
   的接続されたＭＯＳＦＥＴからなり、また上記出力回路
   はインバータにより構成され、上記メモリアレイには、
   マイクロプログラムが格納されてマイクロＲＯＭとして
   使用されるようにされてなることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。