JPS60243696A - 拡大デ−タ発生装置 - Google Patents
拡大デ−タ発生装置Info
- Publication number
- JPS60243696A JPS60243696A JP59098670A JP9867084A JPS60243696A JP S60243696 A JPS60243696 A JP S60243696A JP 59098670 A JP59098670 A JP 59098670A JP 9867084 A JP9867084 A JP 9867084A JP S60243696 A JPS60243696 A JP S60243696A
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- JP
- Japan
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- register
- bit
- data
- enlarged
- enlarged data
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ビットアクセスが出来ないメモリ装置での拡
大データ発生装置に関するものである。
大データ発生装置に関するものである。
（従来例の構成とその問題点）
ＣＲＴディスプレイは、マンマシンインタフェースとし
て重要な役割をはたしているが、最近ＣＡＤ、ＯＡの発
達に伴って図形処理を行なうことが多くなっている。そ
の中で拡大表示を行なう場合、効率的な拡大データ発生
装置が必要となる。
て重要な役割をはたしているが、最近ＣＡＤ、ＯＡの発
達に伴って図形処理を行なうことが多くなっている。そ
の中で拡大表示を行なう場合、効率的な拡大データ発生
装置が必要となる。
以下に従来のビットアクセスが出来ないメモリ装置での
拡大データ発生装置について説明する。
拡大データ発生装置について説明する。
第１図は、従来の拡大データ発生装置のブロック図を示
すものであり、１はタイミング信号（以下ＣＬＫと記す
）を拡大率分周するレートマルチプライア、２は１語長
の原データを保持し、上記レートマルチプライアの出力
信暑にｌｉｉｌｗＩ Ｌ丁ＭＳＢ側に１ビツトシフトす
る第１のシフトレジスタ、３は上記第１のシフトレジス
タ２のキャリデータを保持する１ビツトのフラグレジス
タ、４は保持している１語長のデータを１ビツトシフト
しＣＬＫが入るごとに上記フラグの内容をＬＳＢに格納
する第２のシフトレジスタである。
すものであり、１はタイミング信号（以下ＣＬＫと記す
）を拡大率分周するレートマルチプライア、２は１語長
の原データを保持し、上記レートマルチプライアの出力
信暑にｌｉｉｌｗＩ Ｌ丁ＭＳＢ側に１ビツトシフトす
る第１のシフトレジスタ、３は上記第１のシフトレジス
タ２のキャリデータを保持する１ビツトのフラグレジス
タ、４は保持している１語長のデータを１ビツトシフト
しＣＬＫが入るごとに上記フラグの内容をＬＳＢに格納
する第２のシフトレジスタである。
以上のように構成された従来のビットアクセス出来ない
メモリ装置での拡大データ発生装置について、以下その
動作を説明する。レートマルチプライア１でＣＬＫを１
／Ｍ拡大率分周した信号に同期して１語長の原データを
保持した第１のシフトレジスタ２がＭＳＢ側に１ビツト
シフトし、その際第１のシフトレジスタ２のキャリデー
タを１ビツトのフラグレジスタ３が保持し、第２のシフ
トレジスタ４はＣＬＫに同期して保持しているデータを
１ピツＩ〜シフトし、フラグレジスタ３の内容をＬＳＢ
に格納して、フラグレジスタ３の内容がＭビットずつ格
納された拡大データを作成する。
メモリ装置での拡大データ発生装置について、以下その
動作を説明する。レートマルチプライア１でＣＬＫを１
／Ｍ拡大率分周した信号に同期して１語長の原データを
保持した第１のシフトレジスタ２がＭＳＢ側に１ビツト
シフトし、その際第１のシフトレジスタ２のキャリデー
タを１ビツトのフラグレジスタ３が保持し、第２のシフ
トレジスタ４はＣＬＫに同期して保持しているデータを
１ピツＩ〜シフトし、フラグレジスタ３の内容をＬＳＢ
に格納して、フラグレジスタ３の内容がＭビットずつ格
納された拡大データを作成する。
しかしこの拡大方式では、１胆長がＷＬビットであると
すると１語長の拡大データを作成するのにＷＬＸＣＬＫ
の時間が必要であり、低速であるという欠点を有してい
た。
すると１語長の拡大データを作成するのにＷＬＸＣＬＫ
の時間が必要であり、低速であるという欠点を有してい
た。
（発明の目的）
本発明は、上記従来の問題点を解消するもので、ビット
アクセスが出来ないメモリ装置での拡大データの作成を
高速に行なう拡大データ発生装置を提供することを目的
とする。
アクセスが出来ないメモリ装置での拡大データの作成を
高速に行なう拡大データ発生装置を提供することを目的
とする。
（発明の構成）′
本発明は、シフトレジスタと１ビツトのフラグレジスと
ビットポイントレジスタとゲート制御回路を備えた拡大
データ発生装置であり、ビットアクセスが出来ないメモ
リ装置での拡大データを高速に作成することが出来るも
のである。
ビットポイントレジスタとゲート制御回路を備えた拡大
データ発生装置であり、ビットアクセスが出来ないメモ
リ装置での拡大データを高速に作成することが出来るも
のである。
（実施例の説明）
第２図は、本発明の一実施例におけるビットアクセスが
出来ないメモリ装置での拡大データ発生装置の構成をブ
ロック図で示したものである。第２図において、２は１
語長の原データを保持し制御信号が入るごとにＭＳＢ側
に１ビツトシフトするシフトレジスタ、３はシフトレジ
スタ２のキャリデータを保持する１ビツトのフラグレジ
スタ、５は拡大倍数率を保持する拡大値レジスタ、６は
１語内のビット位置を示すビットポインタ値を保持する
ビットポイントレジスタ、７は拡大値レジスタ５の内容
とビットポイントレジスタ６の内容を加算する加算器、
８はビットポイントレジスタ６の内容により後述するレ
ジスタのビットを選択するゲート制御回路、９はゲート
制御回路８により選択されたすべてのビットにフラグレ
ジスタ３の内容を格納する拡大データレジスタである。
出来ないメモリ装置での拡大データ発生装置の構成をブ
ロック図で示したものである。第２図において、２は１
語長の原データを保持し制御信号が入るごとにＭＳＢ側
に１ビツトシフトするシフトレジスタ、３はシフトレジ
スタ２のキャリデータを保持する１ビツトのフラグレジ
スタ、５は拡大倍数率を保持する拡大値レジスタ、６は
１語内のビット位置を示すビットポインタ値を保持する
ビットポイントレジスタ、７は拡大値レジスタ５の内容
とビットポイントレジスタ６の内容を加算する加算器、
８はビットポイントレジスタ６の内容により後述するレ
ジスタのビットを選択するゲート制御回路、９はゲート
制御回路８により選択されたすべてのビットにフラグレ
ジスタ３の内容を格納する拡大データレジスタである。
以上のように構成された本実施例の拡大データ発生装置
について、以下第３図、第４図を用いてその動作を説明
する。
について、以下第３図、第４図を用いてその動作を説明
する。
第３図は、拡大倍数率が４の場合のシフトレジスタ２と
拡大データレジスタ９の内容を示す。第４図は、ビット
ポイントレジスタ６と拡大データレジスタ９の関係を示
す。制御信号が入力されると、第３図（ア）の内容を保
つシフトレジスタ２がＭＳＢ側に１ビツトシフトし、フ
ラグレジスタ３にＳ。が保持され、ビットポイントレジ
スタ６が初期値として０ビツト目を指し示しているとす
ると、ゲート制御回路８のすべてのゲートが開いて（第
４図）、拡大データレジスタ９のすべてのビットにフラ
グレジスタ３の内容Ｓ。が格納される（第３図（イ））
。２回目の制御信号が入力されると、シフトレジスタ２
がＭＳＢ側に１ビツトシフトし、フラグレジスタ３に８
１が保持され、同時に拡大倍数率を保持する拡大値レジ
スタ５とヒツトポイントレジスタ６の内容が加算されビ
ットポイントレジスタ６が４ビツト目を指し示し、ゲー
ト制御回路８の４ビツト目以降のすべてのケートが開い
て拡大データレジスタ９の４ビツト目以降にフラグレジ
スタ３の内容Ｓ工が格納される（第３図（つ））。３回
目の制御信号が入力されると、シフトレジスタ２がＭＳ
Ｂ側に１ビツトシフトし、フラグレジスタ３に８２が保
持され、同時に拡大倍数率を保持する拡大値レジスタ５
とビットポイントレジスタ６が８ビツト目を指し示し、
ゲート制御回路８の８ビツト目以降のすべてのゲートが
開いて拡大データレジスタ９の８ビット目以降にフラグ
レジスタ３の内容Ｓ２が格納される（第３図（１））。
拡大データレジスタ９の内容を示す。第４図は、ビット
ポイントレジスタ６と拡大データレジスタ９の関係を示
す。制御信号が入力されると、第３図（ア）の内容を保
つシフトレジスタ２がＭＳＢ側に１ビツトシフトし、フ
ラグレジスタ３にＳ。が保持され、ビットポイントレジ
スタ６が初期値として０ビツト目を指し示しているとす
ると、ゲート制御回路８のすべてのゲートが開いて（第
４図）、拡大データレジスタ９のすべてのビットにフラ
グレジスタ３の内容Ｓ。が格納される（第３図（イ））
。２回目の制御信号が入力されると、シフトレジスタ２
がＭＳＢ側に１ビツトシフトし、フラグレジスタ３に８
１が保持され、同時に拡大倍数率を保持する拡大値レジ
スタ５とヒツトポイントレジスタ６の内容が加算されビ
ットポイントレジスタ６が４ビツト目を指し示し、ゲー
ト制御回路８の４ビツト目以降のすべてのケートが開い
て拡大データレジスタ９の４ビツト目以降にフラグレジ
スタ３の内容Ｓ工が格納される（第３図（つ））。３回
目の制御信号が入力されると、シフトレジスタ２がＭＳ
Ｂ側に１ビツトシフトし、フラグレジスタ３に８２が保
持され、同時に拡大倍数率を保持する拡大値レジスタ５
とビットポイントレジスタ６が８ビツト目を指し示し、
ゲート制御回路８の８ビツト目以降のすべてのゲートが
開いて拡大データレジスタ９の８ビット目以降にフラグ
レジスタ３の内容Ｓ２が格納される（第３図（１））。
４回目の制御信号が入力されると、シフトレジスタ２が
ＭＳＢ側に１ビツトシフトし、フラグレジスタ３に８３
が保持され、同時に拡大倍数率を保持する拡大値レジス
タ５とビットポイン１へレジスタ６が１２ビツト目を指
し示し、ゲート制御回路８の１２ビツト目以降のすべて
のゲートが開いて拡大データレジスタ９の１２ビツト目
以降にフラグレジスタ３の内容Ｓ３が格納される（第３
図（オ））。
ＭＳＢ側に１ビツトシフトし、フラグレジスタ３に８３
が保持され、同時に拡大倍数率を保持する拡大値レジス
タ５とビットポイン１へレジスタ６が１２ビツト目を指
し示し、ゲート制御回路８の１２ビツト目以降のすべて
のゲートが開いて拡大データレジスタ９の１２ビツト目
以降にフラグレジスタ３の内容Ｓ３が格納される（第３
図（オ））。
以上のように本実施例によれば、シフトレジスタとビッ
トポイントレジスタとフラグレジスタとゲート制御回路
を専用のハードウェアで設けることにより、拡大倍数率
Ｍの場合、１語長（ＷＬビット）の拡大データの作成が
ＷＬ／Ｍ Ｘ ＣＬＫ時間ですみ、高速作成が可能とな
る。
トポイントレジスタとフラグレジスタとゲート制御回路
を専用のハードウェアで設けることにより、拡大倍数率
Ｍの場合、１語長（ＷＬビット）の拡大データの作成が
ＷＬ／Ｍ Ｘ ＣＬＫ時間ですみ、高速作成が可能とな
る。
なお、本実施例においては拡大倍数率が４の場合とした
が、任意拡大倍数率（但しＷＬ以下）の場合も可能であ
ることは言うまでもない。
が、任意拡大倍数率（但しＷＬ以下）の場合も可能であ
ることは言うまでもない。
また、上記実施例においてはＭＳＢ側にシフトシする場
合を示したがＬＳＢ側にシフトしＬＳＢ側からのゲート
を選択することで、同様の効果が得られることは言うま
でもない。
合を示したがＬＳＢ側にシフトしＬＳＢ側からのゲート
を選択することで、同様の効果が得られることは言うま
でもない。
（発明の効果）
本発明の拡大データ発生装置は、シフトレジスタと１ビ
ツトのフラグレジスタとビットポイントレジスタとゲー
ト制御回路を備えることにより、ビットアクセスの出来
ないメモリ装置での拡大データの作成を高速に行なうこ
とが出来、その実用的効果は太きい。
ツトのフラグレジスタとビットポイントレジスタとゲー
ト制御回路を備えることにより、ビットアクセスの出来
ないメモリ装置での拡大データの作成を高速に行なうこ
とが出来、その実用的効果は太きい。
第１図は、従来の拡大データ発生装置のブロック図、第
２図は、本発明の一実施例の拡大データ発生装置のブロ
ック図、第３図は、動作説明図、第４図は、ビットポイ
ントレジスタと拡大データレジスタの関係を示す図であ
る。 ２ ・ シフトレジスタ、 ３ ・・・ フラグレジス
タ、 ５ ・・ 拡大値レジスタ、 ６ ・・ ビット
ポイントレジスタ、 ７ ・・・加算器、 阜 ・・・
ゲート制御回路、 ９ ・・・拡大データレジスタ。 第１図 芯 譚νにデ′−り 第２図 、５ 匹 利ムＪじヌ 第３図 し、ＩＪでイ／クイト４ フラグレジスタの内盛＝Ｓ＋
几
２図は、本発明の一実施例の拡大データ発生装置のブロ
ック図、第３図は、動作説明図、第４図は、ビットポイ
ントレジスタと拡大データレジスタの関係を示す図であ
る。 ２ ・ シフトレジスタ、 ３ ・・・ フラグレジス
タ、 ５ ・・ 拡大値レジスタ、 ６ ・・ ビット
ポイントレジスタ、 ７ ・・・加算器、 阜 ・・・
ゲート制御回路、 ９ ・・・拡大データレジスタ。 第１図 芯 譚νにデ′−り 第２図 、５ 匹 利ムＪじヌ 第３図 し、ＩＪでイ／クイト４ フラグレジスタの内盛＝Ｓ＋
几
Claims (1)
- 【特許請求の範囲】 複数の語数からなる原データの１語長を保持し制御信号
が入るごとにＭ Ｓ Ｂ （Ｍｏｓｔ ５１ｇｎ１ｆｉ
ｃａｎｔＢｉｔ ）側に１ビツトシフトするシフトレジ
スタと、上記シフトレジスタのキャリ（桁あふれ）デー
タを保持する１ビツトのフラグレジスタと。 拡大データを蓄積する目的で設けた１語の拡大データレ
ジスタと、 上記制御信号が入るごとに拡大倍数率の数だけ上記拡大
データレジスタのビット位置を指すポインタが更新され
るビットポイントレジスタと、上記ビットポイントレジ
スタの内容を入力としてこのビットポインタ値以降のＬ
Ｓ Ｂ （ｌｅａｓｔＳｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ）側の上記拡大データレジスタのすべてのビットを選
択する信号を発生するゲート制御回路と、 路によって選択された上記拡大データレジスタの複数の
ビットに同時に転送する手段とを備えたことを特徴とす
る拡大データ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098670A JPS60243696A (ja) | 1984-05-18 | 1984-05-18 | 拡大デ−タ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098670A JPS60243696A (ja) | 1984-05-18 | 1984-05-18 | 拡大デ−タ発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60243696A true JPS60243696A (ja) | 1985-12-03 |
Family
ID=14225946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098670A Pending JPS60243696A (ja) | 1984-05-18 | 1984-05-18 | 拡大デ−タ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60243696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194388A (ja) * | 1987-10-06 | 1989-04-13 | Konami Co Ltd | モニタ画面表示の制御方法 |
-
1984
- 1984-05-18 JP JP59098670A patent/JPS60243696A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194388A (ja) * | 1987-10-06 | 1989-04-13 | Konami Co Ltd | モニタ画面表示の制御方法 |
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