JPS63118965A - Ｄｍａワ−ド転送方式 - Google Patents
Ｄｍａワ−ド転送方式Info
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- JPS63118965A JPS63118965A JP26616586A JP26616586A JPS63118965A JP S63118965 A JPS63118965 A JP S63118965A JP 26616586 A JP26616586 A JP 26616586A JP 26616586 A JP26616586 A JP 26616586A JP S63118965 A JPS63118965 A JP S63118965A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリ・システムの異なるシステム間のダイレクト・メ
モリ・アクセス（ＤＭＡ）に於いて、複数組の８ビツト
構成のデータレジスタ、複数組のマルチプレクサ、及び
マルチプレクサ制御回路を設けることにより、奇数、偶
数番地アクセスのワード転送を可能とする。
モリ・アクセス（ＤＭＡ）に於いて、複数組の８ビツト
構成のデータレジスタ、複数組のマルチプレクサ、及び
マルチプレクサ制御回路を設けることにより、奇数、偶
数番地アクセスのワード転送を可能とする。
本発明はメモリ・システムの異なるシステム間のＤＭＡ
ワード転送に関するものである。
ワード転送に関するものである。
現在種々のマイクロプロセッサが使用されているが、各
マイクロプロセッサのメモリ構成はワード単位で考える
と二種類に分けられる。
マイクロプロセッサのメモリ構成はワード単位で考える
と二種類に分けられる。
第６図は従来のマイクロプロセッサのメモリ構成の説明
図である。尚以下全図を通じ同一記号は同一対象物を表
す。
図である。尚以下全図を通じ同一記号は同一対象物を表
す。
例えば其の一つは第６図（ａ）に示す様に６８０００系
メモリシステム等で使われているメモリ構成で、１６バ
イト構成の１ワードの内、 上位パイ）（Ｄ８〜Ｄ１５）は偶数番地、下位バイト（
ＤＯ−Ｄ７）は奇数番地を取っている。
メモリシステム等で使われているメモリ構成で、１６バ
イト構成の１ワードの内、 上位パイ）（Ｄ８〜Ｄ１５）は偶数番地、下位バイト（
ＤＯ−Ｄ７）は奇数番地を取っている。
他の一つは第６図（ｂ）に示す様に８０８６系メモリシ
ステム等で使われているメモリ構成で、１６バイト構成
の１ワードの内、 上位パイ）（０８〜Ｄ１５）は奇数番地、下位パイ）
（Ｄｏ−０７）は偶数番地を取っている。
ステム等で使われているメモリ構成で、１６バイト構成
の１ワードの内、 上位パイ）（０８〜Ｄ１５）は奇数番地、下位パイ）
（Ｄｏ−０７）は偶数番地を取っている。
最近−つの装置にメモリ構成の異なる二つのマイクロプ
ロセッサが使用される場合が出て来た。
ロセッサが使用される場合が出て来た。
例えば音声処理装置等に於いて、ホスト用マイクロプロ
セッサには６８０００系を使用し、音声処理部のマイク
ロプロセッサ（サブ）には８０８６系を使用すると云う
ことが多く見られ、両プロセッサに接続されているメモ
リ間のＤＭＡ転送も頻繁に行われている。
セッサには６８０００系を使用し、音声処理部のマイク
ロプロセッサ（サブ）には８０８６系を使用すると云う
ことが多く見られ、両プロセッサに接続されているメモ
リ間のＤＭＡ転送も頻繁に行われている。
第７図は従来のデータ転送の説明図である。
従来のデータ転送方式では６８０００系メモリシステム
と８０８６系メモリシステムの間のＤＭＡワード転送を
行う場合、第７図（ａ）に示す様に偶数番地から偶数番
地へワード転送する時はワード転送後、上位バイト（Ｄ
８〜Ｄ１５）と下位バイト（Ｄｏ〜Ｄ？）を入れ換えれ
ば良い。
と８０８６系メモリシステムの間のＤＭＡワード転送を
行う場合、第７図（ａ）に示す様に偶数番地から偶数番
地へワード転送する時はワード転送後、上位バイト（Ｄ
８〜Ｄ１５）と下位バイト（Ｄｏ〜Ｄ？）を入れ換えれ
ば良い。
然し第７図（ｂ）に示す様に奇数番地から奇数番地へ、
第７図（Ｃ）に示す様に偶数番地から奇数番地へ、更に
第７図（ｄ）に示す様に奇数番地から偶数番地へのワー
ド転送は行えない。従って従来方式では偶数番地から偶
数番地へのワード転送以外はバイト転送に依る行われる
ためワード転送の倍以上の時間がかかると云う問題点が
あった。
第７図（Ｃ）に示す様に偶数番地から奇数番地へ、更に
第７図（ｄ）に示す様に奇数番地から偶数番地へのワー
ド転送は行えない。従って従来方式では偶数番地から偶
数番地へのワード転送以外はバイト転送に依る行われる
ためワード転送の倍以上の時間がかかると云う問題点が
あった。
上記問題点は第１図の原理図に示す様に処理の単位ワー
ドデータが複数の格納アドレスに格納され、該ワードデ
ータを構成するデータの格納アドレスが夫々異なる一対
のメモリ間で、一方のメモリに格納されたワードデータ
を他方のメモリへ転送するＤＭＡ転送回路に於いて、転
送元のデータを格納する複数のバイトリジスタ３０Ａ〜
３０Ｎと、転送先に出力すべきバイトリジスタ３０Ａ〜
３０Ｎを選択する複数のマルチプレクサ４０Ａ〜４０Ｍ
と、転送先のメモリ構成に対応する様に複数のマルチプ
レクサ４０Ａ〜４０Ｍを制御するマルチプレクサ制御回
路（５０）を設けることにより解決される。
ドデータが複数の格納アドレスに格納され、該ワードデ
ータを構成するデータの格納アドレスが夫々異なる一対
のメモリ間で、一方のメモリに格納されたワードデータ
を他方のメモリへ転送するＤＭＡ転送回路に於いて、転
送元のデータを格納する複数のバイトリジスタ３０Ａ〜
３０Ｎと、転送先に出力すべきバイトリジスタ３０Ａ〜
３０Ｎを選択する複数のマルチプレクサ４０Ａ〜４０Ｍ
と、転送先のメモリ構成に対応する様に複数のマルチプ
レクサ４０Ａ〜４０Ｍを制御するマルチプレクサ制御回
路（５０）を設けることにより解決される。
本発明によると成るメモリシステムのワードデータを複
数のバイトリジスタ３０Ａ〜３０Ｎに一旦格納し、マル
チプレクサ制御回路５０の制御により、複数のマルチプ
レクサ４０Ａ〜４０Ｍはバイトリジスタ３０Ａ〜３０Ｎ
の中から別のメモリシステムのワードデータを構成する
バイトデータを選択して出力するので、成るメモリシス
テムのワードデータを別のメモリシステムのワードデー
タに変換出力することが可能となる。
数のバイトリジスタ３０Ａ〜３０Ｎに一旦格納し、マル
チプレクサ制御回路５０の制御により、複数のマルチプ
レクサ４０Ａ〜４０Ｍはバイトリジスタ３０Ａ〜３０Ｎ
の中から別のメモリシステムのワードデータを構成する
バイトデータを選択して出力するので、成るメモリシス
テムのワードデータを別のメモリシステムのワードデー
タに変換出力することが可能となる。
第２図は本発明に依るＤＭＡワード転送方式の一実施例
を示す図である。
を示す図である。
図中、１．３は夫々アドレスバッファ、２．４は夫々ア
ドレスレジスタ、５はカウンタ、６はシーケンスＲＯＭ
、７はシーケンスレジスタ、８．９は夫々アドレスカウ
ンタ、１０はバスコントロール、ｌｌａ、ｌｌｂ、１２
ａ、１２ｂは夫々データバッファ、１３．１４は夫々マ
ルチプレクサ（ＭＰＸ）、ｔ５． 、１５□、１５ｉ
、ｔ５．は夫々データレジスタ、１６．１７は夫々マル
チプレクサ（ＭＰＸ）、１８はＤＭＡ−ＥＮＤ−ＩＲＱ
コントロール、１９はアンドゲート、２０はインバータ
、２１．２２．２３．２４は夫々ナントゲートである。
ドレスレジスタ、５はカウンタ、６はシーケンスＲＯＭ
、７はシーケンスレジスタ、８．９は夫々アドレスカウ
ンタ、１０はバスコントロール、ｌｌａ、ｌｌｂ、１２
ａ、１２ｂは夫々データバッファ、１３．１４は夫々マ
ルチプレクサ（ＭＰＸ）、ｔ５． 、１５□、１５ｉ
、ｔ５．は夫々データレジスタ、１６．１７は夫々マル
チプレクサ（ＭＰＸ）、１８はＤＭＡ−ＥＮＤ−ＩＲＱ
コントロール、１９はアンドゲート、２０はインバータ
、２１．２２．２３．２４は夫々ナントゲートである。
尚第１図の原理図に於けるバイトリジスタ３０Ａ〜３０
Ｎは第２図のデータバッファｌｌａ、ｌｌｂに相当し、
マルチプレクサ４０Ａ〜４０Ｍはマルチプレクサ１３．
１４．１６．１７に相当し、マルチプレクサ制御回路５
０はカウンタ５、シーケンスＲＯＭ６、シーケンスレジ
スタ７、アドレスカウンタ８．９、バスコントロール１
０から構成される。
Ｎは第２図のデータバッファｌｌａ、ｌｌｂに相当し、
マルチプレクサ４０Ａ〜４０Ｍはマルチプレクサ１３．
１４．１６．１７に相当し、マルチプレクサ制御回路５
０はカウンタ５、シーケンスＲＯＭ６、シーケンスレジ
スタ７、アドレスカウンタ８．９、バスコントロール１
０から構成される。
本発明に於いては４組の８ビツトのデータレジスタ１５
． 、１５□、１５２．１５４とシーケンスＲＯＭ６を
設け、奇数アクセスに於いても、ソース側データを２ワ
一ド分リードすることにより、続けてワード転送を行う
ことが可能となる。
． 、１５□、１５２．１５４とシーケンスＲＯＭ６を
設け、奇数アクセスに於いても、ソース側データを２ワ
一ド分リードすることにより、続けてワード転送を行う
ことが可能となる。
第２図に於ける各部の機能に就いて説明する。
アドレスバッファ１は６８０００系メモリシステムに接
続され、６８０００系メモリシステムのアドレスが入出
力する。
続され、６８０００系メモリシステムのアドレスが入出
力する。
アドレスレジスタ２は６８０００系メモリシステムから
送られて来たアドレスを格納するレジスタである。
送られて来たアドレスを格納するレジスタである。
アドレスバッファ３は８０８６系メモリシステムに接続
され、８０８６系メモリシステムのアドレスが入出力す
る。
され、８０８６系メモリシステムのアドレスが入出力す
る。
アドレスレジスタ４は８０８６系メモリシステムから送
られて来たアドレスを格納するレジスタである。
られて来たアドレスを格納するレジスタである。
カウンタ５はＤＭＡ転送ワード数を記憶し、１ワード転
送する毎にデクレメントするＤＭＡレングスカウンタで
ある。
送する毎にデクレメントするＤＭＡレングスカウンタで
ある。
シーケンスＲＯＭ６とシーケンスレジスタ７はリード、
ライト、ＣＨＧ等本回路の内部制御信号を生成するため
の回路である。
ライト、ＣＨＧ等本回路の内部制御信号を生成するため
の回路である。
アドレスカウンタ８は６８０００系メモリシステムのア
ドレスをインクレメントするためのカウンタである。
ドレスをインクレメントするためのカウンタである。
アドレスカウンタ９は８０８６系メモリシステムのアド
レスをインクレメントする為ためのカウンタである。
レスをインクレメントする為ためのカウンタである。
バスコントロール１０は各種バッファを制御する信号を
作り出す制御回路である。
作り出す制御回路である。
データバッフｙｌｌａ 、 ｌｌｂは６８０００系メモ
リシステムに接続され、データが一時格納される。
リシステムに接続され、データが一時格納される。
データバッファ１２ａ 、 １２ｂは８０８６系メモリ
システムに接続され、データが一時格納される。
システムに接続され、データが一時格納される。
マルチプレクサ１３．１４は夫々ソース側のデータを選
択するための選択回路である。
択するための選択回路である。
データレジスタ１５． 、１５□、１５１．１５４はデ
ータをラッチするためのレジスタである。
ータをラッチするためのレジスタである。
マルチプレクサ１６．１７は出力すべきデータを選択す
る選択回路である。
る選択回路である。
ＤＭＡ −ＥＮＤ・ＩＲＱコントロール回路１８はＤＭ
Ａ完了後、割り込み信号を発生する回路である。
Ａ完了後、割り込み信号を発生する回路である。
第３図は本発明の説明図である。
６８０００系メモリシステムから８０８６系メモリシス
テムへＤＭＡ転送する時には第３図に示す様に４つの場
合が考えられる。
テムへＤＭＡ転送する時には第３図に示す様に４つの場
合が考えられる。
即ち、（ａｌ偶数番地から偶数番地へ、（ｂｌ奇数番地
から奇数番地へ、 （Ｃ１偶数番地から奇数番地へ、 ＋ｄ）奇数番地から偶数番地へである。
から奇数番地へ、 （Ｃ１偶数番地から奇数番地へ、 ＋ｄ）奇数番地から偶数番地へである。
本発明に於いては、６８０００系メモリシステムからの
データは一旦データバッファｌｌａ 、ｌｌｂに格納さ
れた後、データレジスタ１５１〜１５４に格納され、ア
ドレスが奇数か偶数かにより、即ち、（ａ）、（ｂｌ、
（Ｃ１、（ｄｌの白河れであるかにより、以下に述べる
手順を経て８０８６系のデータバッファ１２ａ 、１２
ｂへ送出される。
データは一旦データバッファｌｌａ 、ｌｌｂに格納さ
れた後、データレジスタ１５１〜１５４に格納され、ア
ドレスが奇数か偶数かにより、即ち、（ａ）、（ｂｌ、
（Ｃ１、（ｄｌの白河れであるかにより、以下に述べる
手順を経て８０８６系のデータバッファ１２ａ 、１２
ｂへ送出される。
ｉ４図は本発明の動作説明図である。
（ａ）の場合は第４図（ａ）に示す様に上位バイトと下
位バイトを入れ換えれば良い。
位バイトを入れ換えれば良い。
（ｂ）の場合は第４図（ｂ）に示す様に、第１ワードを
データレジスタ１５１．１５□に入れ、第２ワードを
・データレジスタ１５ｓ 、１５．に入れ、第１ワード
をライトする時のみ、下位バイトをマスク（データレジ
スタ１５１．１５．出力でデータレジスタ１５４をマス
ク）する。
データレジスタ１５１．１５□に入れ、第２ワードを
・データレジスタ１５ｓ 、１５．に入れ、第１ワード
をライトする時のみ、下位バイトをマスク（データレジ
スタ１５１．１５．出力でデータレジスタ１５４をマス
ク）する。
次に第３ワードをデータレジスタ１５．．１５□に入れ
、データレジスタ１５□、１５．を出力する。
、データレジスタ１５□、１５．を出力する。
次に第４ワードをデータレジスタ１５．．１５．に入れ
、データレジスタ１５１．１５．を出力する。
、データレジスタ１５１．１５．を出力する。
此の繰り返しで最後のワードをライトする時のみ上位を
マスクして出力する。
マスクして出力する。
（Ｃ）の場合は第４図（Ｃ）に示す様に、第１ワードを
データレジスタ１５Ｉ、１５２に入れ、第２ワードをデ
ータレジスタ１５３．１５．に入れ、データレジスタ１
５□、１５３の出力でデータレジスタ１５３をマスりす
る。
データレジスタ１５Ｉ、１５２に入れ、第２ワードをデ
ータレジスタ１５３．１５．に入れ、データレジスタ１
５□、１５３の出力でデータレジスタ１５３をマスりす
る。
次にデータレジスタ１５．．１５．を出力する。
第３ワードをデータレジスタ１５１ 、１５□に入れ、
データレジスタ１５２．１５ｉを出力、データレジスタ
１５．．１５１を出力する。
データレジスタ１５２．１５ｉを出力、データレジスタ
１５．．１５１を出力する。
最後のワードをライトする時のみ上位をマスクして出力
する。
する。
（ｄ）の場合は第４図（ｄ）に示す様に第１ワードをデ
ータレジスタ１５．．１５□に入れ、第２ワードをデー
タレジスタ１’５３．１５４に入れ、データレジスタ１
５、．１５４を出力し、第３ワードをレジスタ１５゜、
１５ｚに入れ、データレジスタ１５ｚ 、ＩＦ）＋を出
力し、第４ワードをデータレジスタ１５ｔ 、１５４に
入れ、データレジスタ１５．．１５４を出力する。
ータレジスタ１５．．１５□に入れ、第２ワードをデー
タレジスタ１’５３．１５４に入れ、データレジスタ１
５、．１５４を出力し、第３ワードをレジスタ１５゜、
１５ｚに入れ、データレジスタ１５ｚ 、ＩＦ）＋を出
力し、第４ワードをデータレジスタ１５ｔ 、１５４に
入れ、データレジスタ１５．．１５４を出力する。
以上説明した動作手順は全てシーケンスＲＯＭ６に格納
されており、シーケンスＲＯＭ６とシーケンスレジスタ
７が発生するリード、ライト、ＣＨＧ等の内部制御信号
により実施される。
されており、シーケンスＲＯＭ６とシーケンスレジスタ
７が発生するリード、ライト、ＣＨＧ等の内部制御信号
により実施される。
即ち、ＤＭＡ起動指令が本回路に出されると、シーケン
スＲＯＭ６が此の指令を受信する。同時にアドレスバッ
ファ１に６８０００系のアドレスが、アドレスバッファ
３に８０８６系のアドレスが、カウンタ５にＤＭＡ転送
ワード数が夫々入力される。
スＲＯＭ６が此の指令を受信する。同時にアドレスバッ
ファ１に６８０００系のアドレスが、アドレスバッファ
３に８０８６系のアドレスが、カウンタ５にＤＭＡ転送
ワード数が夫々入力される。
シーケンスＲＯＭ６が発生する内部信号によりバスコン
トロール１０が動作し、アドレスバッファ１に格納され
ている６８０００系のアドレスをアドレスレジスタ２へ
、アドレスバッファ３に格納されている８０８６系のア
ドレスをアドレスレジスタ４へ夫々移し、シーケンスＲ
ＯＭ６に伝えられる。
トロール１０が動作し、アドレスバッファ１に格納され
ている６８０００系のアドレスをアドレスレジスタ２へ
、アドレスバッファ３に格納されている８０８６系のア
ドレスをアドレスレジスタ４へ夫々移し、シーケンスＲ
ＯＭ６に伝えられる。
シーケンスＲＯＭ６が発生するリード信号により、６８
０００系のデータバッファｌｌａ 、 ｌｌｂ 、又は
８０８６系のデータバッファ１２ａ 、１２ｂに格納さ
れていたデータがマルチプレクサ１３．１４により選択
されてデータレジスタ１５＋ １１５ｚ １１５ｉ 、
１５４へ入る。
０００系のデータバッファｌｌａ 、 ｌｌｂ 、又は
８０８６系のデータバッファ１２ａ 、１２ｂに格納さ
れていたデータがマルチプレクサ１３．１４により選択
されてデータレジスタ１５＋ １１５ｚ １１５ｉ 、
１５４へ入る。
又同様にライト信号によりデータレジスタ１５゜、１５
ｇ 、１５？ 、１５４に格納されていたデータがマル
チプレクサ１６．１７により選択されて６８０００系の
データバッファｌｌａ 、 ｌｌｂ 、又は８０８６系
のデータバッファ１２ａ 、 １２ｂへ出力される。
ｇ 、１５？ 、１５４に格納されていたデータがマル
チプレクサ１６．１７により選択されて６８０００系の
データバッファｌｌａ 、 ｌｌｂ 、又は８０８６系
のデータバッファ１２ａ 、 １２ｂへ出力される。
同様にＣＨＧ信号はデータレジスタ１５．．１５□とデ
ータレジスタ１５３ 、１５．を入れ換える信号である
。
ータレジスタ１５３ 、１５．を入れ換える信号である
。
此れ等の内部制御信号は内部クロックＣＬＫと共に各種
ゲート回路（ナントゲート２１．２２．２３．２４、ア
ンドゲート１９）を介してデータレジスタ、データバッ
ファ、アドレスバッファ等に印加されて上述した動作を
行い、所定ワード数の転送を終わるとＤＭＡ−ＥＮＤ・
ＩＲＱコントロール１０は割り込み信号ＩＲＱを出力す
る。
ゲート回路（ナントゲート２１．２２．２３．２４、ア
ンドゲート１９）を介してデータレジスタ、データバッ
ファ、アドレスバッファ等に印加されて上述した動作を
行い、所定ワード数の転送を終わるとＤＭＡ−ＥＮＤ・
ＩＲＱコントロール１０は割り込み信号ＩＲＱを出力す
る。
第５図は本発明に依る奇数番地から奇数番地へのデータ
転送のフローチャートである。
転送のフローチャートである。
（ｂｌ奇数番地から奇数番地へのデータ転送に就いては
前述したが、第５図のフローチャートに就いて更に詳細
に説明する。
前述したが、第５図のフローチャートに就いて更に詳細
に説明する。
最初に“■奇数番地を一つ前の偶数番地とした後第１ワ
ードのＤＯ〜Ｄ７をデータバッファｌｌａからリードし
てデータレジスタ１５＋へ、第１ワードのＤ８〜Ｄ１５
をデータバッファｌｌｂからリードしてデータレジスタ
１５□へ入力する。尚此の時、マルチプレクサ１３．１
４が選択動作を行う。
ードのＤＯ〜Ｄ７をデータバッファｌｌａからリードし
てデータレジスタ１５＋へ、第１ワードのＤ８〜Ｄ１５
をデータバッファｌｌｂからリードしてデータレジスタ
１５□へ入力する。尚此の時、マルチプレクサ１３．１
４が選択動作を行う。
■第２ワードのＤｏ−Ｄ７をデータバッファｌｌａから
リードしてデータレジスタ１５３へ、第２ワードのＤ８
〜Ｄ１５をデータバッファｌｌｂからリードしてデータ
レジスタ１５４へ入力する。尚此の時、マルチプレクサ
１３．１４が選択動作を行う。
リードしてデータレジスタ１５３へ、第２ワードのＤ８
〜Ｄ１５をデータバッファｌｌｂからリードしてデータ
レジスタ１５４へ入力する。尚此の時、マルチプレクサ
１３．１４が選択動作を行う。
■データレジスタ１５＋ １１５４に格納されているデ
ータを取り出し、データバッファ１２ａ 、１２ｂにラ
イトする。第１ワードをライトする時、データレジスタ
１５４をマスクし、カウンタ５の値を−１する。尚此の
時、マルチプレクサ１６．１７が選択動作を行う。
ータを取り出し、データバッファ１２ａ 、１２ｂにラ
イトする。第１ワードをライトする時、データレジスタ
１５４をマスクし、カウンタ５の値を−１する。尚此の
時、マルチプレクサ１６．１７が選択動作を行う。
■カウンタ５ （ＤＭＡレングスカウンタ）がＯであ
るか否かを調べ、若し０であればＥＮＤとなり、若し０
でなければ、■へ移る。
るか否かを調べ、若し０であればＥＮＤとなり、若し０
でなければ、■へ移る。
０次の１ワード（第３ワード）のＤＯ〜Ｄ７をデータバ
ッファｌｌａからリードしてデータレジスタ１５＋へ、
第１ワードのＤ８〜Ｄ１５をデータバッファｌｌｂから
リードしてデータレジスタ１５□へ入力する。
ッファｌｌａからリードしてデータレジスタ１５＋へ、
第１ワードのＤ８〜Ｄ１５をデータバッファｌｌｂから
リードしてデータレジスタ１５□へ入力する。
■カウンタ５がＯであるか否かを調べ、若し０であれば
＠へ移り、若しＯでなければ、■へ移る。
＠へ移り、若しＯでなければ、■へ移る。
■データレジスタ１５ｚ 、１５３を取り出し、データ
バッファ１２ａ 、 １２ｂにライトする。此の時、デ
ータレジスタ１５３をマスクし、ＥＮＤとなる。
バッファ１２ａ 、 １２ｂにライトする。此の時、デ
ータレジスタ１５３をマスクし、ＥＮＤとなる。
■データレジスタ１５□、１５．を取り出し、データバ
ッファ１２ａ 、 １２ｂにライトする。
ッファ１２ａ 、 １２ｂにライトする。
０次の１ワードのＤｏ−Ｄ７をデータバッファ１１ａか
らリードしてデータレジスタ１５３へ、第１ワードのＤ
８〜Ｄ１５をデータバッファｌｌｂからリードしてデー
タレジスタ１５．へ入力する。
らリードしてデータレジスタ１５３へ、第１ワードのＤ
８〜Ｄ１５をデータバッファｌｌｂからリードしてデー
タレジスタ１５．へ入力する。
■カウンタ５がＯであるか否かを調べ、若しＯであれば
■へ移り、若しＯでなければ、［相］へ移る。
■へ移り、若しＯでなければ、［相］へ移る。
■データレジスタ１５．．１５４を取り出し、データバ
ッファ１２ａ 、１２ｂにライトする。此の時、データ
レジスタ１５＋をマスクし、ＥＮＤとなる。
ッファ１２ａ 、１２ｂにライトする。此の時、データ
レジスタ１５＋をマスクし、ＥＮＤとなる。
［相］データレジスタ１５．．１５．を取り出し、デー
タバッファ１２ａ 、 １２ｂにライトし、■へ戻る。
タバッファ１２ａ 、 １２ｂにライトし、■へ戻る。
此の様な動作を繰り返してデータ転送を行う。
尚８０８６系メモリシステムから６８０００系メモリシ
ステムへＤＭＡ転送する場合も同様に実施することが可
能である。
ステムへＤＭＡ転送する場合も同様に実施することが可
能である。
又本説明は１６バイトのメモリシステム間を例に取って
行ったが３２バイトのメモリシステム間の場合も全く同
様に実施することが可能である。
行ったが３２バイトのメモリシステム間の場合も全く同
様に実施することが可能である。
以上詳細に説明した様に本発明によれば、奇数アクセス
に於けるＤＭＡ転送がワード単位で行うことが出来、従
来のバイト転送よりも高速度で転送が可能となると云う
大きい効果がある。
に於けるＤＭＡ転送がワード単位で行うことが出来、従
来のバイト転送よりも高速度で転送が可能となると云う
大きい効果がある。
第１図は本発明の原理図である。
第２図は本発明に依るＤＭＡワード転送方式の一実施例
を示す図である。 第３図は本発明の説明図である。 第４図は本発明の動作説明図である。 ′第５図は
本発明に依る奇数番地から奇数番地へのデータ転送のフ
ローチャートである。 第６図は従来のマイクロプロセッサのメモリ構成の説明
図である。 第７図は従来のデータ転送の説明図である。 図中、１．３は夫々アドレスバッファ、２．４は夫々ア
ドレスレジスタ、５はカウンタ、６はシーケンスＲＯＭ
、７はシーケンスレジスタ、８．９は夫々アドレスカウ
ンタ、１０はバスコントロール、ｌｌａ、ｌｌｂ、１２
ａ、１２ｂは夫々データバッファ、１３．１４は夫々マ
ルチプレクサ（ＭＰＸ）、１５、．１５□、１５３．１
５４は夫々データレジスタ、工６．１７は夫々マルチプ
レクサ（ＭＰＸ）、１８はＤＭＡ−ＥＮＤ−ＩＲＱコン
トロール、１９はアンドゲート、２０はインバータ、２
１．２２．２３．２４は夫々ナントゲート、３０Ａ〜３
０Ｎは夫々バイトレジスタ、４０Ａ〜４０Ｍは夫々マル
チプレクサ、５０はマルチプレクサ制御回路である。 １ｙＢｏｏＯ＋、 δｏ ａ ６＋
。 （ａ） （６）すし来のマ
イクロアロ也１１０メモソオ達成図第 ６１図 ｑχ末術−！転送ｎ言免四図 （リ レネミ≧資５ 日月・７動・。 第・ （ｄ、） （′Ｆ 匈し０月 図 ４ 図
を示す図である。 第３図は本発明の説明図である。 第４図は本発明の動作説明図である。 ′第５図は
本発明に依る奇数番地から奇数番地へのデータ転送のフ
ローチャートである。 第６図は従来のマイクロプロセッサのメモリ構成の説明
図である。 第７図は従来のデータ転送の説明図である。 図中、１．３は夫々アドレスバッファ、２．４は夫々ア
ドレスレジスタ、５はカウンタ、６はシーケンスＲＯＭ
、７はシーケンスレジスタ、８．９は夫々アドレスカウ
ンタ、１０はバスコントロール、ｌｌａ、ｌｌｂ、１２
ａ、１２ｂは夫々データバッファ、１３．１４は夫々マ
ルチプレクサ（ＭＰＸ）、１５、．１５□、１５３．１
５４は夫々データレジスタ、工６．１７は夫々マルチプ
レクサ（ＭＰＸ）、１８はＤＭＡ−ＥＮＤ−ＩＲＱコン
トロール、１９はアンドゲート、２０はインバータ、２
１．２２．２３．２４は夫々ナントゲート、３０Ａ〜３
０Ｎは夫々バイトレジスタ、４０Ａ〜４０Ｍは夫々マル
チプレクサ、５０はマルチプレクサ制御回路である。 １ｙＢｏｏＯ＋、 δｏ ａ ６＋
。 （ａ） （６）すし来のマ
イクロアロ也１１０メモソオ達成図第 ６１図 ｑχ末術−！転送ｎ言免四図 （リ レネミ≧資５ 日月・７動・。 第・ （ｄ、） （′Ｆ 匈し０月 図 ４ 図
Claims (1)
- 【特許請求の範囲】 処理の単位ワードデータが複数の格納アドレスに格納さ
れ、該ワードデータを構成するデータの格納アドレスが
夫々異なる一対のメモリ間で、一方のメモリに格納され
たワードデータを他方のメモリへ転送するＤＭＡ転送回
路に於いて、転送元のデータを格納する複数のバイトレ
ジスタ（３０Ａ〜３０Ｎ）と、 転送先に出力すべき該バイトレジスタ（３０Ａ〜３０Ｎ
）を選択する、複数のマルチプレクサ（４０Ａ〜４０Ｍ
）と、 該転送先のメモリ構成に対応する様に該複数のマルチプ
レクサ（４０Ａ〜４０Ｍ）を制御するマルチプレクサ制
御回路（５０）とから構成されることを特徴とするＤＭ
Ａワード転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26616586A JPS63118965A (ja) | 1986-11-07 | 1986-11-07 | Ｄｍａワ−ド転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26616586A JPS63118965A (ja) | 1986-11-07 | 1986-11-07 | Ｄｍａワ−ド転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63118965A true JPS63118965A (ja) | 1988-05-23 |
Family
ID=17427178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26616586A Pending JPS63118965A (ja) | 1986-11-07 | 1986-11-07 | Ｄｍａワ−ド転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63118965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187849A (ja) * | 1988-11-17 | 1990-07-24 | Internatl Business Mach Corp <Ibm> | バス・インターフェース装置 |
| KR20000038686A (ko) * | 1998-12-08 | 2000-07-05 | 구자홍 | 직접 메모리 접근 제어기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235959A (ja) * | 1985-04-11 | 1986-10-21 | Fujitsu Ltd | デ−タ転送方式 |
-
1986
- 1986-11-07 JP JP26616586A patent/JPS63118965A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235959A (ja) * | 1985-04-11 | 1986-10-21 | Fujitsu Ltd | デ−タ転送方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187849A (ja) * | 1988-11-17 | 1990-07-24 | Internatl Business Mach Corp <Ibm> | バス・インターフェース装置 |
| KR20000038686A (ko) * | 1998-12-08 | 2000-07-05 | 구자홍 | 직접 메모리 접근 제어기 |
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