JPS60244123A - Ｃｍｏｓマスタスライス半導体装置 - Google Patents
Ｃｍｏｓマスタスライス半導体装置Info
- Publication number
- JPS60244123A JPS60244123A JP59099945A JP9994584A JPS60244123A JP S60244123 A JPS60244123 A JP S60244123A JP 59099945 A JP59099945 A JP 59099945A JP 9994584 A JP9994584 A JP 9994584A JP S60244123 A JPS60244123 A JP S60244123A
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- JP
- Japan
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- cmos
- semiconductor device
- channel transistor
- transistor
- threshold voltage
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ＣＭＯＳマスクスライス半導体装置に関する
。特に、例えばＴＴＬの動作レベルと０ＭＯ５の動作レ
ベル等、二つの異なる入力レベルに対応しうる入力バッ
フ７回路を構成しうるＣＭＯＳマスクスライス半導体装
置に関する。・（２）技術の背景と従来技術の問題点 従来、ＣＭＯＳマスタスライス半導体装置は、設計の当
初に、入力をＴＴＬの動作レベル（例えば＋、ｊｖ ）
とするか、０ＭＯ３の動作レベル（例えば２．５Ｖ ）
とするかを決定し、そのいづれかに対応することを前提
として設計がなされている。
。特に、例えばＴＴＬの動作レベルと０ＭＯ５の動作レ
ベル等、二つの異なる入力レベルに対応しうる入力バッ
フ７回路を構成しうるＣＭＯＳマスクスライス半導体装
置に関する。・（２）技術の背景と従来技術の問題点 従来、ＣＭＯＳマスタスライス半導体装置は、設計の当
初に、入力をＴＴＬの動作レベル（例えば＋、ｊｖ ）
とするか、０ＭＯ３の動作レベル（例えば２．５Ｖ ）
とするかを決定し、そのいづれかに対応することを前提
として設計がなされている。
すなわち、従来技術においては、ＴＴＬコンパチブルに
も、また、ＣＭＯＳコンパチブルにもなしうるＣＭＯＳ
マスタスライス半導体装置は存在しない、しかし、需要
の多様化にともない、異なる入力レベルに対応して入力
バッファ回路を構成しうるＣＭＯＳマスタスライス半導
体装置に対する要請が発生し顕著になってきた。
も、また、ＣＭＯＳコンパチブルにもなしうるＣＭＯＳ
マスタスライス半導体装置は存在しない、しかし、需要
の多様化にともない、異なる入力レベルに対応して入力
バッファ回路を構成しうるＣＭＯＳマスタスライス半導
体装置に対する要請が発生し顕著になってきた。
（３）発明の目的
本発明の目的は、これらの要請にこたえることにあり、
二つの異なる入力レベルに対応しうる入力バッフ７回路
を構成しうるＣＭＯＳマスタスライス半導体装置を提供
することにある。
二つの異なる入力レベルに対応しうる入力バッフ７回路
を構成しうるＣＭＯＳマスタスライス半導体装置を提供
することにある。
（４）発明の構成
本発明の構成は、論理スレッショルド電圧がＶ、 とｖ
ｉｎ２とである二つの異なる入力レベル＋ｎｌ に対応しうるＣＭＯＳマスクスライス半導体装置におい
て、 但し、 βＰ１は第１のＰチャンネルトランジスタのβ値であり
、 βＮｌは第１のＮチャンネルトランジスタのβ値であり
、 ｖｔｈＰｌは第１のＰチャンネルトランジスタのスレッ
シ冒ルド電圧であり、 ” ｔｈＮＩは第１のＮチャンネルトランジスタのスレ
ッシ画ルド電圧であり、 ｖＤＤは前記第１のＰチャンネルトランジスタの電源電
圧である。
ｉｎ２とである二つの異なる入力レベル＋ｎｌ に対応しうるＣＭＯＳマスクスライス半導体装置におい
て、 但し、 βＰ１は第１のＰチャンネルトランジスタのβ値であり
、 βＮｌは第１のＮチャンネルトランジスタのβ値であり
、 ｖｔｈＰｌは第１のＰチャンネルトランジスタのスレッ
シ冒ルド電圧であり、 ” ｔｈＮＩは第１のＮチャンネルトランジスタのスレ
ッシ画ルド電圧であり、 ｖＤＤは前記第１のＰチャンネルトランジスタの電源電
圧である。
を満足するｉｔの０ＭＯ３）ランジスタと。
但し、
βＰ２は第２のＰチャンネルトランジスタのβ値であり
、 βＮ２は第２のＮチャンネルトランジスタのβ値であり
。
、 βＮ２は第２のＮチャンネルトランジスタのβ値であり
。
ｖｔｈＰ２は第１のＰチャンネルトランジスタのスレッ
ショルド電、圧でアリ。
ショルド電、圧でアリ。
ｖｔｈＮ２は第１のＮチャンネルトランジスタのスレッ
シ１ルド電圧である。
シ１ルド電圧である。
を満足する第２の０ＭＯ３）ランジスタとを有し、該二
つの０ＭＯ３）ランジスタのいずれかをもって入力バッ
フ７回路を構成することを特徴とするＣＭＯＳマスタス
ライス半導体装置にある。
つの０ＭＯ３）ランジスタのいずれかをもって入力バッ
フ７回路を構成することを特徴とするＣＭＯＳマスタス
ライス半導体装置にある。
たり、この構成に欠くことのできない４個のトランジス
タのうち、２＠を全く同一にすることができる場合があ
るので、その場合は、必要とするトランジスタが４（Ｉ
ｌではなく３個で十分となり、集積度の向上は勿論、製
造工程の簡略化等多くの利益を、実現することができる
。
タのうち、２＠を全く同一にすることができる場合があ
るので、その場合は、必要とするトランジスタが４（Ｉ
ｌではなく３個で十分となり、集積度の向上は勿論、製
造工程の簡略化等多くの利益を、実現することができる
。
０ＭＯ５）ランジスタの入力八ツ７ァ回路は。
一般に、第１図に示す如くである０図において、ｌはＰ
チャンネルトランジスタであり２はＮチャンネルトラン
ジスタであり、それらのゲートは共通に接続されて入力
Ｖ が印加され、また、Ｐｎ チャンネルトランジスタｌのトレインとＮチャンネルト
ランジスタ２のトレインとは共通に接続されて次段イン
バータとの接続端子３を構成している。ｖＤＤはＰチャ
ンネルトランジスタｌのソースに接続され、ｖｓｓはＮ
チャンネルトランジスタ２のソースに接続されている。
チャンネルトランジスタであり２はＮチャンネルトラン
ジスタであり、それらのゲートは共通に接続されて入力
Ｖ が印加され、また、Ｐｎ チャンネルトランジスタｌのトレインとＮチャンネルト
ランジスタ２のトレインとは共通に接続されて次段イン
バータとの接続端子３を構成している。ｖＤＤはＰチャ
ンネルトランジスタｌのソースに接続され、ｖｓｓはＮ
チャンネルトランジスタ２のソースに接続されている。
ところで、上記の回路において、入力電圧が論理スレッ
ショルド電圧に等しいときは、Ｐチャンネルトラン゛ジ
スタｌとＮチャンネルトランジスタ２とは、ともに、ｆ
１！和領域にある。そして、０ＭＯ５）ランジスタが飽
和領域にある場合、そのチャンネルを流れる電流■。が
次式で１表わされることは周知である。
ショルド電圧に等しいときは、Ｐチャンネルトラン゛ジ
スタｌとＮチャンネルトランジスタ２とは、ともに、ｆ
１！和領域にある。そして、０ＭＯ５）ランジスタが飽
和領域にある場合、そのチャンネルを流れる電流■。が
次式で１表わされることは周知である。
但し、
ｖｏはソース慟トレイン間電圧であり、■−はトランジ
スタのスレッショルド電圧ｈ であり、 βはトランジスタのβ値である・ また、トランジスタのβ値が次式で表わされることも周
知である。
スタのスレッショルド電圧ｈ であり、 βはトランジスタのβ値である・ また、トランジスタのβ値が次式で表わされることも周
知である。
但し、
特上ｉ日ａＢＯ−２４４１２３（３）
Ｗはトランジスタのチャンネル幅であり、Ｌはトランジ
スタのチャンネル長であり、ε はゲート絶縁膜の誘電
率であり、 ｘ ｔ はゲート絶縁膜の厚さであり、 ｘ 終。はキャリヤの移動度である。
スタのチャンネル長であり、ε はゲート絶縁膜の誘電
率であり、 ｘ ｔ はゲート絶縁膜の厚さであり、 ｘ 終。はキャリヤの移動度である。
上記の回路において、Ｐチャンネルトランジスタに印加
されるソース・トレイン間電圧ｖＤＰは、ＶＤρ″″′
ｖＤＤ−ｖ Ｉｎ であるから、そのチャンネルを流れる電流１口Ｐは。
されるソース・トレイン間電圧ｖＤＰは、ＶＤρ″″′
ｖＤＤ−ｖ Ｉｎ であるから、そのチャンネルを流れる電流１口Ｐは。
・・・・・・・・・ （３）
但し、
βＰはＰチャンネルトランジスタ１のβ値である。
である、また、Ｎチャンネルトランジスタに印加される
ソース・ドレイン間電圧ｖＯＮはｖｌｎであるから、そ
のチャンネルを流れる電流ＩＤＮは、・・・・・・・・
・ （４） 但し。
ソース・ドレイン間電圧ｖＯＮはｖｌｎであるから、そ
のチャンネルを流れる電流ＩＤＮは、・・・・・・・・
・ （４） 但し。
β、ｔｉＮチャンネルトランジスタ２のβｆｌＩである
。
。
である。
ところで、ＣＭＯＳイン八−夕の論理スレッシ言ルド電
圧は、Ｐチャンネルトランジスタｌのチャンネル電流■
ｏＰとＮチャンネルトランジスタ２のチャンネル電流ｌ
。Ｎとを等しくする入力電圧であるから、（３）式と（
４）式とから、次式の条件が得られる。
圧は、Ｐチャンネルトランジスタｌのチャンネル電流■
ｏＰとＮチャンネルトランジスタ２のチャンネル電流ｌ
。Ｎとを等しくする入力電圧であるから、（３）式と（
４）式とから、次式の条件が得られる。
そして、これを変形して、次式が得られる：そこで、入
力回路の論理スレッシ璽ルド電圧がｖＩｎｌである場合
は１次式を満足しなければならない。
力回路の論理スレッシ璽ルド電圧がｖＩｎｌである場合
は１次式を満足しなければならない。
・・・・・・・・・ （６）
一方、入力回路の論理スレッショルド電圧が■。
Ｉｎ２
である場合は、次式を満足しなければならない。
・・・・・・・・・（７）１
よって、上記（６）式を満足する第１のＣＭＯＳトラン
ジスタと、上記（７）式を満足する第２の０ＭＯ５）ラ
ンジスタとの双方を有するＣＭＯＳマスタスライス半導
体装置は、論理スレッショルド電圧がｖｌｒｌｌである
入力レベルにも、また、論理スレッシ言ルＦ電圧がｖ１
ｎ２である入力レベルにも、配線の選択的形成をもって
極めて容易に対応することができる。
ジスタと、上記（７）式を満足する第２の０ＭＯ５）ラ
ンジスタとの双方を有するＣＭＯＳマスタスライス半導
体装置は、論理スレッショルド電圧がｖｌｒｌｌである
入力レベルにも、また、論理スレッシ言ルＦ電圧がｖ１
ｎ２である入力レベルにも、配線の選択的形成をもって
極めて容易に対応することができる。
（５）発明の実施例
以下、図面を参照しつへ、本発明の実施例に係るＣＭＯ
Ｓマスタスライス半導体装置についてさらに説明する。
Ｓマスタスライス半導体装置についてさらに説明する。
第２図参照
入力レベルがＣＭＯ５の動作レベルであるとすると、そ
の論理スレッシ望ルト電圧は２．５ｖであルカラ、ｖｏ
ｏを５ｖ、■ｔｈｓ トＩｖｔｈｐｌ トを ０．８■
とすると１式（６）は。
の論理スレッシ望ルト電圧は２．５ｖであルカラ、ｖｏ
ｏを５ｖ、■ｔｈｓ トＩｖｔｈｐｌ トを ０．８■
とすると１式（６）は。
となる、また、入力レベルかＴＴＬの動作レベルである
とすると、その論理スレッショルド電圧は１．４Ｖ−ｔ
’あルカラ、ｖｏＤヲ５ｖ、ｖｔｈＮト１ｖｔｈ、１と
を ０．８Ｖとすると、式（７）は、となる。
とすると、その論理スレッショルド電圧は１．４Ｖ−ｔ
’あルカラ、ｖｏＤヲ５ｖ、ｖｔｈＮト１ｖｔｈ、１と
を ０．８Ｖとすると、式（７）は、となる。
そこで、βＰ／β、がｌである第１のＣＭＯＳトランジ
スタＴ 、Ｔ２と、β、 ／ ／３ 、 ｌ）＜ ０．
０４８である第２のＣＭＯＳトランジスタＴ 、Ｔ４と
を、入力パッファ回路部に有するＣＭＯＳマスクスライ
スを製造する。図において、４はＮ＋領領域あり、５は
Ｐウェルをもって形成されるＰ＋領域であり、６．７．
８．９．１０はフィールド絶縁膜である。１１は第１の
ＣＭＯ３？ランジスタのＰチャンネルトランジスタＴ、
のＰ＋領域であり１５はそのゲートである。 １２は第
１のＣＭＯＳトランジスタのＮチャンネルトランジスタ
Ｔ２のＮ＋領領域あり１８はそのゲートである。 ＋３
は第２のＣＭＯＳトランジスタのＰチャンネルトランジ
スタＴ３のＰ“領域であり１７はそのゲートである。
１４は第２の０ＭＯ３）ランンスタのＮチャンネルトラ
ンジスタＴ のＮ１領域であり１８はそのゲートである
。
スタＴ 、Ｔ２と、β、 ／ ／３ 、 ｌ）＜ ０．
０４８である第２のＣＭＯＳトランジスタＴ 、Ｔ４と
を、入力パッファ回路部に有するＣＭＯＳマスクスライ
スを製造する。図において、４はＮ＋領領域あり、５は
Ｐウェルをもって形成されるＰ＋領域であり、６．７．
８．９．１０はフィールド絶縁膜である。１１は第１の
ＣＭＯ３？ランジスタのＰチャンネルトランジスタＴ、
のＰ＋領域であり１５はそのゲートである。 １２は第
１のＣＭＯＳトランジスタのＮチャンネルトランジスタ
Ｔ２のＮ＋領領域あり１８はそのゲートである。 ＋３
は第２のＣＭＯＳトランジスタのＰチャンネルトランジ
スタＴ３のＰ“領域であり１７はそのゲートである。
１４は第２の０ＭＯ３）ランンスタのＮチャンネルトラ
ンジスタＴ のＮ１領域であり１８はそのゲートである
。
第３図、第４図参照
上記のＣＭＯＳマスクスライス半導体装置を使用してＣ
ＭＯＳコンパチブルとする場合は、第３図のブロック図
に示す各ノートに対し、第１のＣＭＯＳトランジスタＴ
、Ｔ２を使用して、第４図に示すような配線を設けれ
ばよい。
ＭＯＳコンパチブルとする場合は、第３図のブロック図
に示す各ノートに対し、第１のＣＭＯＳトランジスタＴ
、Ｔ２を使用して、第４図に示すような配線を設けれ
ばよい。
第５図、第６図参照
上記のＣＭＯＳマスタスライス半導体装置を使用してＴ
ＴＬコンパチブルとする場合は、第５図のブロック図に
示す各ノートに対し、第２のＣＭＯＳトランジスタＴ、
Ｔ、を使用して、第６図に示すような配線を設ければよ
い。
ＴＬコンパチブルとする場合は、第５図のブロック図に
示す各ノートに対し、第２のＣＭＯＳトランジスタＴ、
Ｔ、を使用して、第６図に示すような配線を設ければよ
い。
第７図参照
１式（６）、（７）を満足する２組のＣＭＯＳトランジ
スタを設計する場合、そのＰチャンネルトランジスタＴ
、Ｔ３またはＮチャンネルトラ■ ンシスタＴ 、Ｔ４のいづれかを同一の構造とすること
ができる場合がある。その場合は、同一であるトランジ
スタを１組節約することができる。
スタを設計する場合、そのＰチャンネルトランジスタＴ
、Ｔ３またはＮチャンネルトラ■ ンシスタＴ 、Ｔ４のいづれかを同一の構造とすること
ができる場合がある。その場合は、同一であるトランジ
スタを１組節約することができる。
第７図はＮチャンネルトランジスタを共通にしてこの共
通のＮチャンネルトランジスタをＴ２とし、Ｐチャンネ
ルトランジスタＴ、とＮチャンネルトランジスタＴ２と
をもって第１のＣＭＯＳトランジスタを構成し、Ｐチャ
ンネルトランジスタＴ とＮチャンネルトランジスタＴ
２とをもって第２のＣＭＯＳトランジスタを構成する場
合を示す０図より明らかなようにＴ、が省略されている
。
通のＮチャンネルトランジスタをＴ２とし、Ｐチャンネ
ルトランジスタＴ、とＮチャンネルトランジスタＴ２と
をもって第１のＣＭＯＳトランジスタを構成し、Ｐチャ
ンネルトランジスタＴ とＮチャンネルトランジスタＴ
２とをもって第２のＣＭＯＳトランジスタを構成する場
合を示す０図より明らかなようにＴ、が省略されている
。
第８図、第９゛図参照
上記のＣＭＯＳマスクスライス半導体装置を使用してＣ
ＭＯＳコンパチブルとする場合は、第８図のブーロック
図に示す各ノートに対し、第１のＣＭＯＳトランジスタ
Ｔ 、Ｔ２を使用して、第９図に示すような配線を設け
ればよい。
ＭＯＳコンパチブルとする場合は、第８図のブーロック
図に示す各ノートに対し、第１のＣＭＯＳトランジスタ
Ｔ 、Ｔ２を使用して、第９図に示すような配線を設け
ればよい。
第１０図、第１１図参照
上記のＣＭＯＳマスタスライス半導体装置を使用してＴ
ＴＬコンパチブルとする場合は゛、第１Ｏ図のブロック
図に示す各ノートに対し、第２のＣＭＯＳトランジスタ
Ｔ 、Ｔ を使用して、第１１図３ ２゜ に示すような配線を設ければ°′よい。
ＴＬコンパチブルとする場合は゛、第１Ｏ図のブロック
図に示す各ノートに対し、第２のＣＭＯＳトランジスタ
Ｔ 、Ｔ を使用して、第１１図３ ２゜ に示すような配線を設ければ°′よい。
（６）発明の詳細
な説明せるとおり、本発明によれば二つの異がる入力し
ヘルに対応しうる入力バッフ７回路を構成しうるＣＭＯ
Ｓマスクスライス半導体装置を提供することができる。
ヘルに対応しうる入力バッフ７回路を構成しうるＣＭＯ
Ｓマスクスライス半導体装置を提供することができる。
Ｗ４１図はＣＭＯＳトランジスタ入力回路のブロック図
である。第２図は本発明の実施例に係るＣＭＯＳマスタ
スライス半導体装置の平面図であり、第３図、第４図は
これを使用して、ＣＭＯＳコンパチブルとする場合のブ
ロック図と平面図であり、第５図、第６図はこれ、を使
用してＴＴＬコンパチブルとする場合のブロック図と平
面図である。第７＠は本発明の他の実施例に係るＣＭＯ
Ｓマスタスライス半導体装置の平面図であり、第８図、
第９図はこれを使用して、ＣＭＯＳコンパチブルとする
場合のブロック図と平面図であり、第１０図、第１１図
はこれを使用してＴＴＬコンバチ “プルとする場合の
ブロック図と平面図である。 ｖ １・入力電圧、 Ｖ ・・Ｏ電源電圧、Ｉｎ ＤＯ Ｖ ・・・接地電圧、１０番・ＰチャンネルトＳ
である。第２図は本発明の実施例に係るＣＭＯＳマスタ
スライス半導体装置の平面図であり、第３図、第４図は
これを使用して、ＣＭＯＳコンパチブルとする場合のブ
ロック図と平面図であり、第５図、第６図はこれ、を使
用してＴＴＬコンパチブルとする場合のブロック図と平
面図である。第７＠は本発明の他の実施例に係るＣＭＯ
Ｓマスタスライス半導体装置の平面図であり、第８図、
第９図はこれを使用して、ＣＭＯＳコンパチブルとする
場合のブロック図と平面図であり、第１０図、第１１図
はこれを使用してＴＴＬコンバチ “プルとする場合の
ブロック図と平面図である。 ｖ １・入力電圧、 Ｖ ・・Ｏ電源電圧、Ｉｎ ＤＯ Ｖ ・・・接地電圧、１０番・ＰチャンネルトＳ
Claims (2)
- （１）論理スレッショルド電圧がＶｉｎｌとｖｉｎ２と
である二つの異なる入力レベルに対応しうるＣＭＯＳマ
スクスライス半導体装置において、但し、 βＰ１は第１のＰチャンネルトランジスタのβ値であり
、 βＮｌは第１のＮチャンネルトランジスタのβ値であり
、 ｖｔｈＰｌは第１のＰチャンネルトランジスタのスレッ
ショルド電圧であり、 ｖｔｈＮｌは第１のＮチャンネルトランジスタのスレッ
ショルド電圧であり、 ｖＤＤは前記第１のＰチャンネルトランジスタの電源電
圧である。 を満足する第１のＣＭＯ３）ランジスタと、但し、 βＰ２は第２のＰチャンネルトランジスタめβ値であり
、 βＮ２は第２のＮチャンネルトランジスタのβ値であり
、 Ｖｔｈρ２は第１のＰチャンネルトランジスタのスレッ
ショルド電圧でアリ。 ■ｔｈＮ２はＦｌのＮチャンネルトランジスタのスレラ
ン１ルト電圧である。 を満足する第２のＣＭＯ３）ランジスタとを有し、該二
つのＣＭＯＳトランジスタのいずれかをもって入力４７
２７回路を構成することを特徴とするＣＭＯＳマスタス
ライス半導体装置。 - （２）前記第１と第２のＣＭＯ３）ランジスタのＰチャ
ンネルトランジスタまたはＮチャンネルトランジスタが
同一である、特許請求の範囲第１項記載のＣＭＯＳマス
タスライス半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099945A JPS60244123A (ja) | 1984-05-18 | 1984-05-18 | Ｃｍｏｓマスタスライス半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099945A JPS60244123A (ja) | 1984-05-18 | 1984-05-18 | Ｃｍｏｓマスタスライス半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244123A true JPS60244123A (ja) | 1985-12-04 |
Family
ID=14260841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59099945A Pending JPS60244123A (ja) | 1984-05-18 | 1984-05-18 | Ｃｍｏｓマスタスライス半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716864A (en) * | 1994-07-22 | 1998-02-10 | Nkk Corporation | Method of manufacturing a non-volatile semiconductor memory device with peripheral transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138220A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Data input equipment for logical circuit |
| JPS5892141A (ja) * | 1981-11-26 | 1983-06-01 | Nec Corp | 集積回路装置 |
-
1984
- 1984-05-18 JP JP59099945A patent/JPS60244123A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138220A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Data input equipment for logical circuit |
| JPS5892141A (ja) * | 1981-11-26 | 1983-06-01 | Nec Corp | 集積回路装置 |
Cited By (1)
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