JPS6024491B2 - アドレス変換制御方式 - Google Patents
アドレス変換制御方式Info
- Publication number
- JPS6024491B2 JPS6024491B2 JP56115931A JP11593181A JPS6024491B2 JP S6024491 B2 JPS6024491 B2 JP S6024491B2 JP 56115931 A JP56115931 A JP 56115931A JP 11593181 A JP11593181 A JP 11593181A JP S6024491 B2 JPS6024491 B2 JP S6024491B2
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- virtual
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、仮想記憶方式を実現する情報処理システムに
おけるアドレス変換装置に係り、アドレス変換の基本単
位となるページの大きさを可変するものである。
おけるアドレス変換装置に係り、アドレス変換の基本単
位となるページの大きさを可変するものである。
一般に情報処理装置では、プログラムが主記憶装置を意
識しないで済むように、又、仮想記憶を実現するために
、中央処理装置では論理アドレスをそのまま用い、又主
記憶装置へのアクセスは論理アドレスを実アドレスに変
換したものを用いて行ない、そのための論理アドレスか
ら実アドレスへの変換表を主記憶装置の中に有している
。
識しないで済むように、又、仮想記憶を実現するために
、中央処理装置では論理アドレスをそのまま用い、又主
記憶装置へのアクセスは論理アドレスを実アドレスに変
換したものを用いて行ない、そのための論理アドレスか
ら実アドレスへの変換表を主記憶装置の中に有している
。
さらに、主記憶装置へのアクセスのたびごとに該変換表
を参照していたのでは、中央処理装置の処理速度に比べ
、主記憶装置は遅いので非能率的である。従って、処理
速度向上のために上記変換表の中からアクセス頻度の高
いページの仮想アドレスと実アドレスの対応表アクセス
タイムの遠い素子で作られてい るＴＬＢ（Ｔｒａ船ｌ
ａｔｉｏｎＵｍｋａｓｉｄｅＢｕｆｆｅｒ）と呼ばれる
機構に格納しておき、該ＴＬＢによってアドレス変換を
行なっている。そして、該ＴＬＢ中に格納されていない
たな論理アドレスについて主記憶装置をアクセスする
ときは、主記憶装置上の変換表を用いて実アドレスへ変
換すると共に、該変換対を新たにＴＬＢ上に格納される
。
を参照していたのでは、中央処理装置の処理速度に比べ
、主記憶装置は遅いので非能率的である。従って、処理
速度向上のために上記変換表の中からアクセス頻度の高
いページの仮想アドレスと実アドレスの対応表アクセス
タイムの遠い素子で作られてい るＴＬＢ（Ｔｒａ船ｌ
ａｔｉｏｎＵｍｋａｓｉｄｅＢｕｆｆｅｒ）と呼ばれる
機構に格納しておき、該ＴＬＢによってアドレス変換を
行なっている。そして、該ＴＬＢ中に格納されていない
たな論理アドレスについて主記憶装置をアクセスする
ときは、主記憶装置上の変換表を用いて実アドレスへ変
換すると共に、該変換対を新たにＴＬＢ上に格納される
。
そして、このような論理アドレス（仮想アドレス）から
実アドレスへの変換は、ページアドレスに対して行なわ
れる。
実アドレスへの変換は、ページアドレスに対して行なわ
れる。
主記憶装置はページ単位に分割管理され、外部補助記憶
装置上のデータやプログラムはページ単位で所定のアド
レスへ格納される。従って、プログラムの使用する論理
アドレス空間（仮想アドレス空間）も、ページ単位で分
割されて主記憶装置へページ単位で対応づけられる。こ
の場合、プログラムのすべてが主記憶装置にロードされ
ている必要はなく、実行と必要とされるページだけでロ
ードされていればよい。
装置上のデータやプログラムはページ単位で所定のアド
レスへ格納される。従って、プログラムの使用する論理
アドレス空間（仮想アドレス空間）も、ページ単位で分
割されて主記憶装置へページ単位で対応づけられる。こ
の場合、プログラムのすべてが主記憶装置にロードされ
ている必要はなく、実行と必要とされるページだけでロ
ードされていればよい。
仮想記憶方式を用いた従来の情報処理装置においては、
このページの大きさが、ハードウェア一の構成上定まっ
てくる最小の大きさ例えば５１２バイトで１ページとす
るか、あるいは、５１２バイトの整数倍、例えば２倍（
１０２４バイトで１べ−ジ）、４倍（２０４＆ゞイトで
１ページ）あるいは８倍（４０９６ゞィトで１ページ）
という形で固定的に定まっていた。
このページの大きさが、ハードウェア一の構成上定まっ
てくる最小の大きさ例えば５１２バイトで１ページとす
るか、あるいは、５１２バイトの整数倍、例えば２倍（
１０２４バイトで１べ−ジ）、４倍（２０４＆ゞイトで
１ページ）あるいは８倍（４０９６ゞィトで１ページ）
という形で固定的に定まっていた。
そしてこの１ページの大きさを例えば２倍あるいは４倍
に変えようとするとアドレス変換装置のハードウェア一
の設計変更とそれに基づく改造及びハードウェア一の追
加等が必要とされていた。情報処理装置を実際に運用す
る場合、プログラムの種類によっては、このページの大
きさを変えて、アドレス変換を行なうとアドレス変換効
率を向上させることができる場合があることは容易に考
えられる。
に変えようとするとアドレス変換装置のハードウェア一
の設計変更とそれに基づく改造及びハードウェア一の追
加等が必要とされていた。情報処理装置を実際に運用す
る場合、プログラムの種類によっては、このページの大
きさを変えて、アドレス変換を行なうとアドレス変換効
率を向上させることができる場合があることは容易に考
えられる。
しかし、従来の装置では、ページの大きさを変えること
によってアドレス変換の効率を上げようとすれば、ハー
ドウェア一の設計変更、改造、追加等が必要になるとい
う欠点を有していた。
によってアドレス変換の効率を上げようとすれば、ハー
ドウェア一の設計変更、改造、追加等が必要になるとい
う欠点を有していた。
本発明は、ハードウェア−の設計変更、改造および追加
等を行なわずにページの大きさを変えることができるよ
うにし、もって従来装置の欠点を除去しようとするもの
である。以下図面に基づいて説明する。
等を行なわずにページの大きさを変えることができるよ
うにし、もって従来装置の欠点を除去しようとするもの
である。以下図面に基づいて説明する。
第１図は、任意にページの大きさを変えるということを
しない従来のアドレス変換装置の動作を示すブロック図
である。
しない従来のアドレス変換装置の動作を示すブロック図
である。
１は仮想アドレスのビット幅とその内容を示す。
今ハードウェア一の構成上定まってくる最小単位のペー
ジの大きさを５１２バイトで１ページであるとし、仮想
記憶空間として３松ページを有する場合を考えるならば
仮想ページ番号を指示するためのビット幅は１５ビット
となり、１ページ内の５１２のバイトを指示するための
ビット幅は９ビットとなり合計２４ビット幅が必要とな
り、第１図はこの場合を示す。
ジの大きさを５１２バイトで１ページであるとし、仮想
記憶空間として３松ページを有する場合を考えるならば
仮想ページ番号を指示するためのビット幅は１５ビット
となり、１ページ内の５１２のバイトを指示するための
ビット幅は９ビットとなり合計２４ビット幅が必要とな
り、第１図はこの場合を示す。
図中の２は９ビット幅と１５ビット幅の境界部分を現わ
したものである。また図中信号径路を示す線に交差して
描かれた波型の線に付された丸で囲まれた数字は通過信
号のビット幅をあらわす。まず、プログラマにより、仮
想アドレスでアクセスされると、仮想アドレス中の仮想
ページ番号を示すビット幅の信号３はＴＬＢとアクセス
する。ＴＬＢには、仮想アドレスを実アドレスに変換す
るためのアドレス変換テーブルから、使用頻度の高いペ
ージの仮想アドレスと実アドレスとの対応表が登録され
ている。従って、対応が登録されていればアクセスした
仮想ページ番号に対応する実アドレス指示信号が６とし
て出力される。７は実アドレスのビット幅とその内容で
あり、仮想アドレスと同じく２４ビット幅である。
したものである。また図中信号径路を示す線に交差して
描かれた波型の線に付された丸で囲まれた数字は通過信
号のビット幅をあらわす。まず、プログラマにより、仮
想アドレスでアクセスされると、仮想アドレス中の仮想
ページ番号を示すビット幅の信号３はＴＬＢとアクセス
する。ＴＬＢには、仮想アドレスを実アドレスに変換す
るためのアドレス変換テーブルから、使用頻度の高いペ
ージの仮想アドレスと実アドレスとの対応表が登録され
ている。従って、対応が登録されていればアクセスした
仮想ページ番号に対応する実アドレス指示信号が６とし
て出力される。７は実アドレスのビット幅とその内容で
あり、仮想アドレスと同じく２４ビット幅である。
そして上位１５ビットにはＴＬＢからの実アドレス指示
信号が入り、下位９ビットには１の仮想アドレスからペ
ージ内アドレスを示す信号５がそのまま納められる。ペ
ージ内アドレスは仮想アドレスでも実アドレスでも同じ
であるから何らの処理をすることなくそのまま利用でき
る。結局７には２４ビットの実アドレス信号が保持され
ることにより、主記憶装置へのアクセスはこの実アドレ
ス信号によって行なわれることになる。そして主記憶装
置へのアクセスが行なわれるとその主記憶城の実ページ
番号に対応する記憶キーにアクセス情報が記憶される。
以上のようなＴＬＢによるアドレス変換が成功しなかっ
た場合は、ＴＬＢにプログラムが必要とする仮想アドレ
ス対実アドレスの対応表が格納されていないことを示し
ているので、ＴＬＢに目的の仮想ページ番号と実ページ
番号の対応を格納してやらなければならない。これは、
主記憶装置上のアドレス変換テーブルから目的の仮想ペ
ージ番号と実ページ番号との対応を取り出してＴＬＢに
登録することにより行なわれる。以上が、１ページの大
きさが、ハードウェア一の構成により定まってくる例え
ば５１２バイトという固定したものの場合のアドレス変
換の説明である。これに対して本発明は、ハードウェア
一の改造や増加なくして、ページの大きまを、ハードウ
ェア一の構成により定まってくる基本サイズの整数倍に
任意に変え得るようにすることによってアドレス変換の
変換効率を上げようとするものである。
信号が入り、下位９ビットには１の仮想アドレスからペ
ージ内アドレスを示す信号５がそのまま納められる。ペ
ージ内アドレスは仮想アドレスでも実アドレスでも同じ
であるから何らの処理をすることなくそのまま利用でき
る。結局７には２４ビットの実アドレス信号が保持され
ることにより、主記憶装置へのアクセスはこの実アドレ
ス信号によって行なわれることになる。そして主記憶装
置へのアクセスが行なわれるとその主記憶城の実ページ
番号に対応する記憶キーにアクセス情報が記憶される。
以上のようなＴＬＢによるアドレス変換が成功しなかっ
た場合は、ＴＬＢにプログラムが必要とする仮想アドレ
ス対実アドレスの対応表が格納されていないことを示し
ているので、ＴＬＢに目的の仮想ページ番号と実ページ
番号の対応を格納してやらなければならない。これは、
主記憶装置上のアドレス変換テーブルから目的の仮想ペ
ージ番号と実ページ番号との対応を取り出してＴＬＢに
登録することにより行なわれる。以上が、１ページの大
きさが、ハードウェア一の構成により定まってくる例え
ば５１２バイトという固定したものの場合のアドレス変
換の説明である。これに対して本発明は、ハードウェア
一の改造や増加なくして、ページの大きまを、ハードウ
ェア一の構成により定まってくる基本サイズの整数倍に
任意に変え得るようにすることによってアドレス変換の
変換効率を上げようとするものである。
以下、ページの大きさを更新する処理の仕方の実施例お
よび更新後のＴＬＢを用いたアドレス変換の実施例を図
を用いて説明する。
よび更新後のＴＬＢを用いたアドレス変換の実施例を図
を用いて説明する。
第２図はＴＬＢのページの大きさの更新処理を示す図で
ある。
ある。
１は仮想アドレスのビット幅とその内容、８はアドレス
変換テーブル（ＡＣＴ）、９は実ページ番号を示すビッ
ト幅、４はＴＬＢである。
変換テーブル（ＡＣＴ）、９は実ページ番号を示すビッ
ト幅、４はＴＬＢである。
本図では、一例としてページの大きさを、５１２バイト
の４倍（２０４＆ゞィト）に更新する場合について説明
する。ページの大きさを４倍にした反面、仮想アドレス
のページ数は４分の１となり、ページ内アドレスの数は
４倍となる。このため仮想ページ番号を指示するのに必
要なビット幅は、２ビット少くてすみ、これに対してペ
ージ内アドレスを指示するために必要なビット幅は２ビ
ットだけ増加する。このことは仮想アドレスビット幅１
内の仮想ページ番号とべ‐ジ内アドレスの境界２が、第
１図の場合よりも２ビット幅だけ左の方に移動すること
を意味する。
の４倍（２０４＆ゞィト）に更新する場合について説明
する。ページの大きさを４倍にした反面、仮想アドレス
のページ数は４分の１となり、ページ内アドレスの数は
４倍となる。このため仮想ページ番号を指示するのに必
要なビット幅は、２ビット少くてすみ、これに対してペ
ージ内アドレスを指示するために必要なビット幅は２ビ
ットだけ増加する。このことは仮想アドレスビット幅１
内の仮想ページ番号とべ‐ジ内アドレスの境界２が、第
１図の場合よりも２ビット幅だけ左の方に移動すること
を意味する。
結局、仮想ページ番号のビット幅は１３ビット、ページ
内アドレスのビット幅は１１ビットになる。まず、プｏ
グラムによって仮想ページ番号が指示されると信号１３
として８のアドレス変換テーブル（ＡＣＴ）をアクセス
する。
内アドレスのビット幅は１１ビットになる。まず、プｏ
グラムによって仮想ページ番号が指示されると信号１３
として８のアドレス変換テーブル（ＡＣＴ）をアクセス
する。
ＡＣＴ内の実ページ番号はプログラムのページの大きさ
が使われているのでＡＣＴから信号１１として取り出さ
れる実ページ番号も１３ビットの信号となっている。し
かし、ＴＬＢへの登録はハードウェア−の構成によって
定まるページの大きさで行なう必要があるので、このた
め１のページ内アドレスの上位２ビットを信号１０とし
て取り出し、これをＡＣＴからの実ページ番号ビット幅
の下位部分に付加することによって１５ビット幅の実ペ
ージ番号の信号を作っている。一方仮想ページ番号の方
も、１から取り出すとき１３ビットの仮想ページ番号だ
けではなく、ページ内アドレスの上位部分２ビットをも
併せて取り出し、１５ビットの仮想ページの信号１４と
して、ＴＬＢに加えられる。結局、ＴＬＢには、信号と
して１ページが５１２バイトの仮想ページ番号が加えら
れると共に信号１２として、同じく１ページ５１２バイ
トの実ページ番号が加えられ、仮想ページ番号に対応す
る実ページ番号の対応表が登録されることとなる。第３
図は、このようにして、ページの大きさを更新されたＴ
ＬＢによりアドレス変換を行なわせる場合のブ。ック図
である。第１図との相違点は、仮想アドレス内の仮想ペ
ージ番号とべ‐ジ内アドレスとの境界２′が第３図では
第１図より左の方へ２ビット分だけ移動したという点だ
けである。この場合、記憶キーは、指定された仮想ペー
ジ番号に対応する、ハードウェア一の構成によって定ま
る大きさの実ページ番号の記憶キー総て、すなわち本発
明においては、仮想ページ１ページに対応する実ページ
４ページの記憶キーに情報の書き込み又は、読み出しの
記録を行なうことになる。
が使われているのでＡＣＴから信号１１として取り出さ
れる実ページ番号も１３ビットの信号となっている。し
かし、ＴＬＢへの登録はハードウェア−の構成によって
定まるページの大きさで行なう必要があるので、このた
め１のページ内アドレスの上位２ビットを信号１０とし
て取り出し、これをＡＣＴからの実ページ番号ビット幅
の下位部分に付加することによって１５ビット幅の実ペ
ージ番号の信号を作っている。一方仮想ページ番号の方
も、１から取り出すとき１３ビットの仮想ページ番号だ
けではなく、ページ内アドレスの上位部分２ビットをも
併せて取り出し、１５ビットの仮想ページの信号１４と
して、ＴＬＢに加えられる。結局、ＴＬＢには、信号と
して１ページが５１２バイトの仮想ページ番号が加えら
れると共に信号１２として、同じく１ページ５１２バイ
トの実ページ番号が加えられ、仮想ページ番号に対応す
る実ページ番号の対応表が登録されることとなる。第３
図は、このようにして、ページの大きさを更新されたＴ
ＬＢによりアドレス変換を行なわせる場合のブ。ック図
である。第１図との相違点は、仮想アドレス内の仮想ペ
ージ番号とべ‐ジ内アドレスとの境界２′が第３図では
第１図より左の方へ２ビット分だけ移動したという点だ
けである。この場合、記憶キーは、指定された仮想ペー
ジ番号に対応する、ハードウェア一の構成によって定ま
る大きさの実ページ番号の記憶キー総て、すなわち本発
明においては、仮想ページ１ページに対応する実ページ
４ページの記憶キーに情報の書き込み又は、読み出しの
記録を行なうことになる。
以上、本発明にかかる、仮想記憶を採用するシステムに
おいて、アドレス変換の際のページの大きさを任意に変
更することが可能なアドレス変換制御方式の説明を行な
って来たが、これを実現するに当っては、簡単な切替回
路を付加する他は殆んどハードウェア一の改造ないし増
加を必要としない。
おいて、アドレス変換の際のページの大きさを任意に変
更することが可能なアドレス変換制御方式の説明を行な
って来たが、これを実現するに当っては、簡単な切替回
路を付加する他は殆んどハードウェア一の改造ないし増
加を必要としない。
その結果、本発明によってシステムの経済性、安定性、
信頼性、保守性等を損うことなくアドレス変換の効率の
向上を図ることができる。
信頼性、保守性等を損うことなくアドレス変換の効率の
向上を図ることができる。
第１図は、アドレス変換の際のページの大きさが、ハー
ドウェア一の構成から定まってくる最小単位の大きさに
固定されている従来のアドレス変換方式を示すブロック
図。 第２図はＴＬＢのページの大きさの更新処理を示す図。
第３図はページの大きさを更新されたＴＬＢによりアド
レス変換を行なわせる場合のブロック図。１・・・仮想
アドレス、２，２′・・・仮想ページ番号のビット幅と
べ‐ジ内アドレスのビット幅の境界を示すマーク、３・
・・仮想ページ番号を示す信号、４…ＴＬＢ、５…べ−
ジ内アドレスを示す信号、６・・・実ページ番号を示す
信号、７・・・実アドレス、８・・・アドレス変換テー
フル、９・・・実ページ番号ビット幅、１０・・・ペー
ジ内アドレスの上位２ビットの信号、１１・・・仮想ペ
ージと同じ大きさの実ページ番号の信号、１２・・・ハ
ードウェア一の構成によって定まる大きさのページの実
ページの信号、１３・・・仮想ページ番号を示す信号、
１４・・・ページ内アドレス上位２ビット付加の仮想ペ
ージ番号信号。 穣′図 第２図 礎３図
ドウェア一の構成から定まってくる最小単位の大きさに
固定されている従来のアドレス変換方式を示すブロック
図。 第２図はＴＬＢのページの大きさの更新処理を示す図。
第３図はページの大きさを更新されたＴＬＢによりアド
レス変換を行なわせる場合のブロック図。１・・・仮想
アドレス、２，２′・・・仮想ページ番号のビット幅と
べ‐ジ内アドレスのビット幅の境界を示すマーク、３・
・・仮想ページ番号を示す信号、４…ＴＬＢ、５…べ−
ジ内アドレスを示す信号、６・・・実ページ番号を示す
信号、７・・・実アドレス、８・・・アドレス変換テー
フル、９・・・実ページ番号ビット幅、１０・・・ペー
ジ内アドレスの上位２ビットの信号、１１・・・仮想ペ
ージと同じ大きさの実ページ番号の信号、１２・・・ハ
ードウェア一の構成によって定まる大きさのページの実
ページの信号、１３・・・仮想ページ番号を示す信号、
１４・・・ページ内アドレス上位２ビット付加の仮想ペ
ージ番号信号。 穣′図 第２図 礎３図
Claims (1)
- １ 仮想アドレスと実アドレス変換対を高速素子（ＴＬ
Ｂ）へ格納し、高速アドレス変換を行なう情報処理シス
テムでのアドレス変換制御方式において、ハードウエア
ーの構成から定まつてくる最小単位のページの大きかの
２＾ｎ（ｎ：自然数）倍の大きさのページを有する仮想
アドレスでアクセスする時、ＴＬＢにアドレス変換対が
登録されていなければ、主記憶装置上にあるアドレス変
換テーブルへのアクセスをそのページの大きさで行ない
、高速素子で構成されたＴＬＢへの登録は、アドレス変
換テーブルから得られた実ページ番号のビツト幅に上記
仮想アドレスのページ内アドレスの上位ｎビツトを付加
した実ページ番号で行なうことを特徴とするアドレス変
換制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115931A JPS6024491B2 (ja) | 1981-07-24 | 1981-07-24 | アドレス変換制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115931A JPS6024491B2 (ja) | 1981-07-24 | 1981-07-24 | アドレス変換制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5817586A JPS5817586A (ja) | 1983-02-01 |
| JPS6024491B2 true JPS6024491B2 (ja) | 1985-06-13 |
Family
ID=14674726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115931A Expired JPS6024491B2 (ja) | 1981-07-24 | 1981-07-24 | アドレス変換制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024491B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113187U (ja) * | 1983-12-28 | 1985-07-31 | 三菱電機株式会社 | レ−ザ−加工機 |
| JPS61283483A (ja) * | 1985-06-10 | 1986-12-13 | Amada Co Ltd | レ−ザ加工機 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2858795B2 (ja) * | 1989-07-14 | 1999-02-17 | 株式会社日立製作所 | 実記憶割り当て方法 |
| EP2169556A4 (en) | 2007-06-20 | 2010-10-13 | Fujitsu Ltd | COMPUTER, TLB CONTROL PROCEDURE AND TLB CONTROL PROGRAM |
-
1981
- 1981-07-24 JP JP56115931A patent/JPS6024491B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113187U (ja) * | 1983-12-28 | 1985-07-31 | 三菱電機株式会社 | レ−ザ−加工機 |
| JPS61283483A (ja) * | 1985-06-10 | 1986-12-13 | Amada Co Ltd | レ−ザ加工機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5817586A (ja) | 1983-02-01 |
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