JPS60245144A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60245144A JPS60245144A JP59101027A JP10102784A JPS60245144A JP S60245144 A JPS60245144 A JP S60245144A JP 59101027 A JP59101027 A JP 59101027A JP 10102784 A JP10102784 A JP 10102784A JP S60245144 A JPS60245144 A JP S60245144A
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- JP
- Japan
- Prior art keywords
- substrate
- collector
- regions
- emitter
- holes
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置に関し、特に高速低消費電
力でラッチアップが発生しない、バイポーラ及びＭＯＳ
）ランジスタを含む半導体集積回路装置に関する。
力でラッチアップが発生しない、バイポーラ及びＭＯＳ
）ランジスタを含む半導体集積回路装置に関する。
２１・−
従来例の構成とその問題点
半導体集積回路において、高速性、低消費電力性、高密
度性、複合化を追求していく中で次の様な問題点を解決
していかねばならない。
度性、複合化を追求していく中で次の様な問題点を解決
していかねばならない。
１ 高速性及び低消費電力性を防げているものとして、
基板と素子との間の寄生容量があり、特にバイポーラ素
子の場合、コレクターと基板との間の容量があり、これ
を減少せねばならない。
基板と素子との間の寄生容量があり、特にバイポーラ素
子の場合、コレクターと基板との間の容量があり、これ
を減少せねばならない。
２ 素子が高密度になるに従い、隣の素子間が近くなり
、素子間の抵抗が少さくなり、そのためラッテアップ現
象が生じやすくなる。
、素子間の抵抗が少さくなり、そのためラッテアップ現
象が生じやすくなる。
これは０ＭＯ８にかぎらず、バイポーラにおいても、顕
著になって来ている。
著になって来ている。
３ 回路上の要求から、種々の素子の一体化が必要とな
って来ている。たとえばバイポーラにおいては、通常の
トランジスタとＩＬを一体化する必要があったり、ＭＯ
Ｓ、バイポーラを問わず高耐圧化のために活性領域が非
常に厚いものを、通常のものと一体化形成する必要があ
る０この場合、それぞれ活性領域の厚さを変えることが
それぞれの素子の理想的特性を実現するために必要とな
る。
って来ている。たとえばバイポーラにおいては、通常の
トランジスタとＩＬを一体化する必要があったり、ＭＯ
Ｓ、バイポーラを問わず高耐圧化のために活性領域が非
常に厚いものを、通常のものと一体化形成する必要があ
る０この場合、それぞれ活性領域の厚さを変えることが
それぞれの素子の理想的特性を実現するために必要とな
る。
以」−の３点を改善することが必要となるが、たとえば
Ｓ ＯＳ （５ｉｌｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ
）は、絶縁物の上にシリコンを付着させ、それぞれエ
ツチングを１２、シリコンを島状にし、それぞれの島が
分離されているために前記１項、２項の問題は解決して
いる。しかしＳＯ８は基本的にシリコンの生成はエピタ
キシャル法を使うため、素子特性の要求に応じ、ウニ・
・−内でエピタキシャル膜厚を変えることが出来ない。
Ｓ ＯＳ （５ｉｌｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ
）は、絶縁物の上にシリコンを付着させ、それぞれエ
ツチングを１２、シリコンを島状にし、それぞれの島が
分離されているために前記１項、２項の問題は解決して
いる。しかしＳＯ８は基本的にシリコンの生成はエピタ
キシャル法を使うため、素子特性の要求に応じ、ウニ・
・−内でエピタキシャル膜厚を変えることが出来ない。
そのため以下に述べる構造が前記問題を解決するために
必要なこととなる。
必要なこととなる。
〔１〕活性領域の側面及び底部が全て酸化膜で覆われて
いる構造を有していること。
いる構造を有していること。
〔２〕活性領域の深さが用途に応じて異なっていること
。
。
〔３〕活性領域の深さが異なっていても、その上面部は
、それぞれ平担で相互配線などが可能なこと。
、それぞれ平担で相互配線などが可能なこと。
発明の目的
本発明は以上の目的を満足させることを目的とした素子
構造を実現させるものである。
構造を実現させるものである。
発明の構成
本発明の半導体集積回路装置は、一方導電型の半導体基
体の表面部分の少なくとも１部が前記半導体基体の酸化
物により埋込み形成されて前記半導体基体が上、下に分
離された構造を有し、前記底部に酸化物を有する半導体
部分の厚さが２通り以上具ならせたものである。
体の表面部分の少なくとも１部が前記半導体基体の酸化
物により埋込み形成されて前記半導体基体が上、下に分
離された構造を有し、前記底部に酸化物を有する半導体
部分の厚さが２通り以上具ならせたものである。
実施例の説明
本発明を実施例に従って説明する。
第１〜第８図は本発明の一実施例の半導体ＩＣの製造工
程を示す。
程を示す。
第１図において、１１はｎ型シリコン基板１〜２Ω・ｍ
を示す。
を示す。
１２は酸化シリコン（Ｓ ｉＯ２膜）を、１３はシリコ
ン窒化膜（Ｓｉ３Ｎ４膜）を示し、この膜１２゜１３を
選択的に除去した部分からシリコン基板１１を選択的に
エツチングして凹部１４，１５を形成する。この際１６
０部分はレジスト等で途中迄覆っておき１４をエツチン
グし、しかる後１６上に覆われたレジストを除去し、続
けてエツチングをすると、深さの異なる開口部１４．１
５が出来上がる。このエツチング方法は垂直に開口する
ため、異方性エツチングが可能なドライエッチを行なう
。
ン窒化膜（Ｓｉ３Ｎ４膜）を示し、この膜１２゜１３を
選択的に除去した部分からシリコン基板１１を選択的に
エツチングして凹部１４，１５を形成する。この際１６
０部分はレジスト等で途中迄覆っておき１４をエツチン
グし、しかる後１６上に覆われたレジストを除去し、続
けてエツチングをすると、深さの異なる開口部１４．１
５が出来上がる。このエツチング方法は垂直に開口する
ため、異方性エツチングが可能なドライエッチを行なう
。
しかる後、酸化を行ないＳ １０２膜１６を開口部内側
に設置せしめる。１７，１８．１９はＳｉ３Ｎ４膜で、
１７は」二面に付着したもの、１８は開口部内側面に付
着したもの、１９は開口部の底に付着したものを示す（
第２図）。
に設置せしめる。１７，１８．１９はＳｉ３Ｎ４膜で、
１７は」二面に付着したもの、１８は開口部内側面に付
着したもの、１９は開口部の底に付着したものを示す（
第２図）。
次に、強い異方性を持つエツチング方法たとえばドライ
エッチ法等でエツチングすると、上面及び下面のＳｉ３
Ｎ４膜１７．１９は除去され、側面の５１３Ｎ４膜１８
のみが残る（第３図）。
エッチ法等でエツチングすると、上面及び下面のＳｉ３
Ｎ４膜１７．１９は除去され、側面の５１３Ｎ４膜１８
のみが残る（第３図）。
その後、開口部底部の酸化膜１６を除去し、その後Ｓｔ
基板１１のエツチングを行なう。エツチングはドライエ
ッチよりウェットエッチの方が良い。このエツチングに
より横並びに下方向に開口６ ・・ 部２ｏが広がる（第４図）。こうしたのち、たとえばそ
の後の工程で砒素などを全面に拡散するとシリコンの露
出部である開口部２Ｑの底のみに砒素が拡散され、拡散
層２１が出来上る（第６図）。
基板１１のエツチングを行なう。エツチングはドライエ
ッチよりウェットエッチの方が良い。このエツチングに
より横並びに下方向に開口６ ・・ 部２ｏが広がる（第４図）。こうしたのち、たとえばそ
の後の工程で砒素などを全面に拡散するとシリコンの露
出部である開口部２Ｑの底のみに砒素が拡散され、拡散
層２１が出来上る（第６図）。
しかしこの拡散層２１の形成工程は常に必要とは限らな
く、選択性のある工程である。
く、選択性のある工程である。
次に、基板全面を酸化すると、シリコンの露出している
開口部２ｏのみが酸化されて酸化層２２が形成される。
開口部２ｏのみが酸化されて酸化層２２が形成される。
この酸化層２２は横方向にも広がり、広がった酸化層２
２はお互いが接続し、第６図の様になる。ここで２３．
２４はそれぞれ底面が酸化されたことにより基板１１よ
り、酸化膜により分離された領域２３．２４が出来る。
２はお互いが接続し、第６図の様になる。ここで２３．
２４はそれぞれ底面が酸化されたことにより基板１１よ
り、酸化膜により分離された領域２３．２４が出来る。
ここで領域２３．２４の深さが異なっている。拡散層２
１は分離されたシリコン領域２３．２４の底部に拡散さ
れる。
１は分離されたシリコン領域２３．２４の底部に拡散さ
れる。
その後、第７図に示した様に、開口部の残部２６に２６
の様な多結晶シリコンあるいはＣＶＤ酸化膜で充填する
。
の様な多結晶シリコンあるいはＣＶＤ酸化膜で充填する
。
次に、表面のＳｉ３Ｎ４．ＳｉＯ２膜１３．１２を除去
し、領域２３．２４の上部を露出せしめ、“°リン゛’
（Ｐ４）のイオン注入を行ない、コレクターウオール部
２７ＩＬのエミッタ一部３ｏを形成する。
し、領域２３．２４の上部を露出せしめ、“°リン゛’
（Ｐ４）のイオン注入を行ない、コレクターウオール部
２７ＩＬのエミッタ一部３ｏを形成する。
ボロン（Ｂ＋）のイオン注入を行ない、それぞれバイポ
ーラトランジスタ及びＩＬ素子のベース２８゜３１を形
成し、砒素（Ａｓ＋）のイオン注入を行ない、２９はバ
イポーラトランジスタのエミッター２９を、ＩＬトフン
ジスタのコレクター３２を形成する（第８図）。２３は
バイポーラトランジスタ（Ｂ−Ｔｒ）のコレクタ、２４
はＩ２Ｌ逆方向トランジスタのエミッタとなる。
ーラトランジスタ及びＩＬ素子のベース２８゜３１を形
成し、砒素（Ａｓ＋）のイオン注入を行ない、２９はバ
イポーラトランジスタのエミッター２９を、ＩＬトフン
ジスタのコレクター３２を形成する（第８図）。２３は
バイポーラトランジスタ（Ｂ−Ｔｒ）のコレクタ、２４
はＩ２Ｌ逆方向トランジスタのエミッタとなる。
形成されたトランジスターはコレクタ２３の部分が深い
ものは耐圧も十分高く、高耐圧素子として十分動作をし
、３０，３１．３２で形成する■２Ｌに使用する逆方向
トランジスターのエミッタ。
ものは耐圧も十分高く、高耐圧素子として十分動作をし
、３０，３１．３２で形成する■２Ｌに使用する逆方向
トランジスターのエミッタ。
ベース、エミッタ部は、佃域２４の深さが浅いために、
ｈＦＥも十分高くとれる。第８図の後は通常の方法で電
極を取ることにより、それぞれ素子が完成する。
ｈＦＥも十分高くとれる。第８図の後は通常の方法で電
極を取ることにより、それぞれ素子が完成する。
以上の例は高耐圧のバイポーラ素子と、高濃度のエミッ
タ部とベースが接近していることが必要な■２Ｌに使用
する逆向きのトランジスターを実現した例であるが、こ
れらの素子は底部並びに側面部が完全に酸化膜で覆われ
ているため、ラッチアップも起こらず、かつ容量減少の
ため速度向上もなされている。ＭＯＳ）ランシスターを
この様な、異なる深さを持つ島状領域を使用して製造す
ると、耐圧の異なる素子が利用出来る。
タ部とベースが接近していることが必要な■２Ｌに使用
する逆向きのトランジスターを実現した例であるが、こ
れらの素子は底部並びに側面部が完全に酸化膜で覆われ
ているため、ラッチアップも起こらず、かつ容量減少の
ため速度向上もなされている。ＭＯＳ）ランシスターを
この様な、異なる深さを持つ島状領域を使用して製造す
ると、耐圧の異なる素子が利用出来る。
発明の効果
本発明は、深さの異なるシリコン領域を形成しそれによ
り、■耐圧の異なる素子、■ｈＦＥの異なる素子、■動
作速度の異なる素子等が１体化形成出来、かつ各素子は
酸化被膜により絶縁分離されているため、お互いに何ら
相互作用がなく、独立してその特性を保ちうる特徴を持
ち、真に半導体集積回路に適合した素子構造となってい
る。
り、■耐圧の異なる素子、■ｈＦＥの異なる素子、■動
作速度の異なる素子等が１体化形成出来、かつ各素子は
酸化被膜により絶縁分離されているため、お互いに何ら
相互作用がなく、独立してその特性を保ちうる特徴を持
ち、真に半導体集積回路に適合した素子構造となってい
る。
回路の製造工程断面図である。
１１・・・・・・シリコン基体、２３．２４・・・・・
・底部及び側面部を酸化膜により覆われた深さのそれぞ
れ異なるシリコン領域、２９．２８．２３・・印・高耐
圧バイポーラトランジスタのエミッタ、ベース。
・底部及び側面部を酸化膜により覆われた深さのそれぞ
れ異なるシリコン領域、２９．２８．２３・・印・高耐
圧バイポーラトランジスタのエミッタ、ベース。
コレクタ、２４，３２．３１・・・・・・Ｉ２Ｌ用の逆
方向トランジスタ、エミッタ、コレクタ、ベース、２６
・・・・・開口部に埋込まれた多結晶シリコン。
方向トランジスタ、エミッタ、コレクタ、ベース、２６
・・・・・開口部に埋込まれた多結晶シリコン。
Claims (2)
- （１）一方導電型の半導体基体の表面部分の少なくとも
１部が前記半導体基体の酸化物により埋込み形成されて
前記半導体基体が上、下に分離された構造を有し、前記
底部に酸化物を有する半導体部分の厚さが２通り以上具
なることを特徴とする半導体集積回路装置。 - （２）厚さの厚い半導体部分にパイポーラトランジの半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101027A JPS60245144A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101027A JPS60245144A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245144A true JPS60245144A (ja) | 1985-12-04 |
Family
ID=14289702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101027A Pending JPS60245144A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245144A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927784A (en) * | 1987-05-01 | 1990-05-22 | Raytheon Company | Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits |
| US5112771A (en) * | 1987-03-20 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of fibricating a semiconductor device having a trench |
| US5393375A (en) * | 1992-02-03 | 1995-02-28 | Cornell Research Foundation, Inc. | Process for fabricating submicron single crystal electromechanical structures |
| KR100428785B1 (ko) * | 2001-08-30 | 2004-04-30 | 삼성전자주식회사 | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 |
-
1984
- 1984-05-18 JP JP59101027A patent/JPS60245144A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5112771A (en) * | 1987-03-20 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of fibricating a semiconductor device having a trench |
| US4927784A (en) * | 1987-05-01 | 1990-05-22 | Raytheon Company | Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits |
| US5393375A (en) * | 1992-02-03 | 1995-02-28 | Cornell Research Foundation, Inc. | Process for fabricating submicron single crystal electromechanical structures |
| KR100428785B1 (ko) * | 2001-08-30 | 2004-04-30 | 삼성전자주식회사 | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 |
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