JPS60245253A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPS60245253A JPS60245253A JP59100475A JP10047584A JPS60245253A JP S60245253 A JPS60245253 A JP S60245253A JP 59100475 A JP59100475 A JP 59100475A JP 10047584 A JP10047584 A JP 10047584A JP S60245253 A JPS60245253 A JP S60245253A
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- polysilicon
- inorganic silane
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置における絶縁Ｐ＆や改良に係り、特
に層間絶縁膜として利用されるシリコン酸化膜の電界強
度の向上や膜質の向上を図った半導体装置及びその製造
方法に関するものである。
に層間絶縁膜として利用されるシリコン酸化膜の電界強
度の向上や膜質の向上を図った半導体装置及びその製造
方法に関するものである。
例えは電荷を蓄積する７０−ティングゲートを有するＦ
ＡＭＯ８構造の不揮発性記憶装置においては、７０−テ
ィングゲートとコントロールゲートの間の絶縁族として
シリコン酸化膜ｃｓｔｏ、膜）を使用している。また、
この外にもダイナミックＲＡＭ（Ｄ−ＲＡＭ）や電荷結
合素子（ＣＣＤ）等における層間絶縁膜としても５ｉＯ
ｔ線を使用することが多い。そして、この種のＳｉＯ＠
Ｊｌ（は、夫々絶縁分離する導体層が多結晶シリコン（
ポリシリコン）で形成されていることから、このポリシ
リコンの表面部を熱酸化することによって得られるｓｉ
ｏ、Ｂ４で構成することが殆んどである。
ＡＭＯ８構造の不揮発性記憶装置においては、７０−テ
ィングゲートとコントロールゲートの間の絶縁族として
シリコン酸化膜ｃｓｔｏ、膜）を使用している。また、
この外にもダイナミックＲＡＭ（Ｄ−ＲＡＭ）や電荷結
合素子（ＣＣＤ）等における層間絶縁膜としても５ｉＯ
ｔ線を使用することが多い。そして、この種のＳｉＯ＠
Ｊｌ（は、夫々絶縁分離する導体層が多結晶シリコン（
ポリシリコン）で形成されていることから、このポリシ
リコンの表面部を熱酸化することによって得られるｓｉ
ｏ、Ｂ４で構成することが殆んどである。
ところで、この種の絶縁膜では集積度の向上のために薄
膜化が要求される。特に前述のＦＡＭＯ８構造の記憶素
子で１こ書込み効率の同上、読出し電流の増加のために
薄型化の要求り大きくなる。
膜化が要求される。特に前述のＦＡＭＯ８構造の記憶素
子で１こ書込み効率の同上、読出し電流の増加のために
薄型化の要求り大きくなる。
また一方では、素子の信頼性の向上のために、膜厚の均
一性や制御性の向上、絶縁破壊の電界強度の向上、膜中
や界面における電荷捕獲領域が少ないこと等の特性が要
求されることになる。
一性や制御性の向上、絶縁破壊の電界強度の向上、膜中
や界面における電荷捕獲領域が少ないこと等の特性が要
求されることになる。
しかしながら、前述のようなポリシリコンを熱酸化させ
たＳｉ０ｇ膜は、単結晶シリコンの熱酸化膜に比較して
膜質が悪く、特に薄膜化したときには絶線破壊の電界強
度が著しく低下する。このことは、例えばＲ、Ｍ＋ Ａ
ｎｒ’、ｅｒｓｏｎ ａｎｄ Ｄ 、Ｒ，Ｋｅｒｒ ：
Ｊ。
たＳｉ０ｇ膜は、単結晶シリコンの熱酸化膜に比較して
膜質が悪く、特に薄膜化したときには絶線破壊の電界強
度が著しく低下する。このことは、例えばＲ、Ｍ＋ Ａ
ｎｒ’、ｅｒｓｏｎ ａｎｄ Ｄ 、Ｒ，Ｋｅｒｒ ：
Ｊ。
Ａ、Ｐ 、 Ｖｏｌ 、 ４８．Ｎｏ、 １１ 、 Ｎ
ｏｖ、１９７７ Ｐ ４８３４〜４８３６に述べられて
いる。
ｏｖ、１９７７ Ｐ ４８３４〜４８３６に述べられて
いる。
この原因は、通常半導体装置に使用されるポリシリコン
は不純物り度の非常に低い非晶質あるいはポリシリコン
状態で堆積した後、低抵抗化するためにＰ（りん）＠＝
の不純物原子をドープするが、この不純物のドープ時の
熱処理によってポリシリコンの表面に凹凸が形成される
とともに、この状態のポリシリコンを熱酸化すると、ポ
リシリコン表面の結晶方位の違いや結晶粒界の存在のた
めにポリシリコン表面での酸化速度に差が生じ、ポリシ
リコンとＳＩＯ！膜の界面の凹凸が著しくなる。
は不純物り度の非常に低い非晶質あるいはポリシリコン
状態で堆積した後、低抵抗化するためにＰ（りん）＠＝
の不純物原子をドープするが、この不純物のドープ時の
熱処理によってポリシリコンの表面に凹凸が形成される
とともに、この状態のポリシリコンを熱酸化すると、ポ
リシリコン表面の結晶方位の違いや結晶粒界の存在のた
めにポリシリコン表面での酸化速度に差が生じ、ポリシ
リコンとＳＩＯ！膜の界面の凹凸が著しくなる。
このため、電圧を印加した場合に局所的な電界集中が起
り易くなり電界強度が低下されることＫなる。
り易くなり電界強度が低下されることＫなる。
また、第１図に示すように単結晶シリコンからなる半導
体基板１の表面Ｓ ｉ Ｏｘ 膜２上にポリシリコン膜
３を形成してこれを表面酸化するような場合、単結晶シ
リコンのＳｔＯ，膜２とポリシリコン表面に形成される
Ｓｉｎ、７１４とではポリシリコンの５ＩＯＪ４４の酸
化速度の方が速いために同図のようにポリシリコンのＳ
ｉＯ＠ｐ４が基板１のＳｔＯ。
体基板１の表面Ｓ ｉ Ｏｘ 膜２上にポリシリコン膜
３を形成してこれを表面酸化するような場合、単結晶シ
リコンのＳｔＯ，膜２とポリシリコン表面に形成される
Ｓｉｎ、７１４とではポリシリコンの５ＩＯＪ４４の酸
化速度の方が速いために同図のようにポリシリコンのＳ
ｉＯ＠ｐ４が基板１のＳｔＯ。
Ｂ２に接する下側の部分よシも浮くなシネ均一な膜厚と
なる。このため、ｓ’ｔｏｔｓ＞４上に第２の導電膜５
を形成するとこの段差部で導通不良を起こす原因となる
。また、パターン寸法に対する寸法変換量の低減および
寸法精度の向上のために比較的サイドエツチング量の少
ない異方性ドライエラ゛ チング技術を用いて第２の導
電膜５をエツチングすると、同図のように前記段差部に
第２の導電膜５ａが残ってしまい半導体装置間あるいは
配線間、の短絡の原因となる。このために、高集積化に
有利な異方性ドライエツチング技術を使用することが困
難になるという問題もある。
なる。このため、ｓ’ｔｏｔｓ＞４上に第２の導電膜５
を形成するとこの段差部で導通不良を起こす原因となる
。また、パターン寸法に対する寸法変換量の低減および
寸法精度の向上のために比較的サイドエツチング量の少
ない異方性ドライエラ゛ チング技術を用いて第２の導
電膜５をエツチングすると、同図のように前記段差部に
第２の導電膜５ａが残ってしまい半導体装置間あるいは
配線間、の短絡の原因となる。このために、高集積化に
有利な異方性ドライエツチング技術を使用することが困
難になるという問題もある。
一方、Ｓｉ０ｇ膜をＣＶＤ法により形成することもあシ
、テトラエトキシラン（Ｓｔ （ＯＣ＊Ｈｓ）ａ ）等
の有機シランを低圧下で７００〜８００℃で加熱分解し
て形成するものと、モノシラン（ＳｉＨ４）を０鵞 と
共に大気圧下で４００℃程度に加熱して形成するものと
が提案されている。しかしながら、この種のＣＶ Ｄ
Ｓｉ０ｇ膜は熱酸化形成した５ｉｌｌ腰に比較して密度
が小さいため、後工程における熱処理によって膜収縮を
起こし易い。したがって、第１図に示したような段差部
にこのｃ Ｖ Ｄ ｓｉｏ。
、テトラエトキシラン（Ｓｔ （ＯＣ＊Ｈｓ）ａ ）等
の有機シランを低圧下で７００〜８００℃で加熱分解し
て形成するものと、モノシラン（ＳｉＨ４）を０鵞 と
共に大気圧下で４００℃程度に加熱して形成するものと
が提案されている。しかしながら、この種のＣＶ Ｄ
Ｓｉ０ｇ膜は熱酸化形成した５ｉｌｌ腰に比較して密度
が小さいため、後工程における熱処理によって膜収縮を
起こし易い。したがって、第１図に示したような段差部
にこのｃ Ｖ Ｄ ｓｉｏ。
膜を形成すると段差部における１１’：＞質が著しく悪
くなり、かつ絶縁破壊の電界強度も悪化されることにな
る。
くなり、かつ絶縁破壊の電界強度も悪化されることにな
る。
本発明の目的は、特に絶縁破壊の電界強度の向上を図り
、かつ合わせて膜厚の均一性、制御性の向上およびその
信頼性の向上を図ったＳｉＯｘｍを絶縁膜として備える
半導体装置を提供することにある。
、かつ合わせて膜厚の均一性、制御性の向上およびその
信頼性の向上を図ったＳｉＯｘｍを絶縁膜として備える
半導体装置を提供することにある。
また、本発明の他の目的は前記絶縁破壊の電界強度が高
くかつ膜厚の均一性、制御性の良好なｓｉｏ、膜を主体
とする絶縁膜ないしこれを有する半導体装置を製造する
方法を提供する仁とにある。
くかつ膜厚の均一性、制御性の良好なｓｉｏ、膜を主体
とする絶縁膜ないしこれを有する半導体装置を製造する
方法を提供する仁とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおシであ ゛る。
を簡単に説明すれば、下記のとおシであ ゛る。
すなわち、絶縁膜を無機シランを用いたＣＶＤ５ｉ０１
膜と、熱酸化したＳｉｎ、膜とで少なくとも二層に構成
することにより、無機シランＣＶＤ５ｉＯ＊ ＆による
高電界強度特性および膜厚均一特性と熱酸化Ｓ ｉ’Ｏ
ｙＢ ％による良界面特性とで、絶縁膜の薄膜化によっ
ても電界強度の向上、膜厚均一化等を図シ、その信頼性
の向上を図ることができる。
膜と、熱酸化したＳｉｎ、膜とで少なくとも二層に構成
することにより、無機シランＣＶＤ５ｉＯ＊ ＆による
高電界強度特性および膜厚均一特性と熱酸化Ｓ ｉ’Ｏ
ｙＢ ％による良界面特性とで、絶縁膜の薄膜化によっ
ても電界強度の向上、膜厚均一化等を図シ、その信頼性
の向上を図ることができる。
また、特にポリシリコンで形成した導電体膜の表面上に
無機シランを使用したＣ Ｖ Ｄ Ｓｉｎ、膜を形成す
ると共に、このＣＶ Ｄ Ｓｉｎｇ 、ｔ［ｔ’Ｉの形
成前又は稜に熱処理を施すことによりポリシリコンとＣ
Ｖ Ｄ ｓｔｏｗ朕の界面に熱酸化５ｉｎ１膜を形成で
き、これによシＣＶ Ｄ ５ｉｆｔ膜と熱酸化ｓｉｏ、
膜とからなる絶縁膜を容易に形成することができる。
無機シランを使用したＣ Ｖ Ｄ Ｓｉｎ、膜を形成す
ると共に、このＣＶ Ｄ Ｓｉｎｇ 、ｔ［ｔ’Ｉの形
成前又は稜に熱処理を施すことによりポリシリコンとＣ
Ｖ Ｄ ｓｔｏｗ朕の界面に熱酸化５ｉｎ１膜を形成で
き、これによシＣＶ Ｄ ５ｉｆｔ膜と熱酸化ｓｉｏ、
膜とからなる絶縁膜を容易に形成することができる。
第２図四〜［Ｆ］は本発明をＦＡＭＯ８構造の不揮発性
記憶装置に適用した実施例をその製造工程順に示す図で
ある。
記憶装置に適用した実施例をその製造工程順に示す図で
ある。
先ず、同図（４）のように第１の導伝型（例えはＰこと
Ｋよ、リフイールド絶縁襖１１とゲート絶縁膜１２（い
ずれも熱酸化Ｓｉｎ、膜）を形成する。
Ｋよ、リフイールド絶縁襖１１とゲート絶縁膜１２（い
ずれも熱酸化Ｓｉｎ、膜）を形成する。
そして、全面にポリシリコン膜１３をＣＶＤ法等により
所定の厚さに形成した上、フォトリングラフィ技術等の
選択エツチング法を用いて同図面のように記憶素子（メ
モリセル）の形成位置にのみポリシリコン膜１３を残す
ようにパターニングを行なう。このポリシリコン膜１３
は電荷を蓄積するだめのフローティングゲートとして構
成されるものであり０このポリシリコン膜１３は低抵抗
化のためにＰ（シん）等の不純物原子をドープしである
。なお、ポリシリコン膜１３のパターニングに続いて周
辺回路用のＭＯ８ＦＥＴ形成位置ではゲート絶縁膜１２
が除去される。
所定の厚さに形成した上、フォトリングラフィ技術等の
選択エツチング法を用いて同図面のように記憶素子（メ
モリセル）の形成位置にのみポリシリコン膜１３を残す
ようにパターニングを行なう。このポリシリコン膜１３
は電荷を蓄積するだめのフローティングゲートとして構
成されるものであり０このポリシリコン膜１３は低抵抗
化のためにＰ（シん）等の不純物原子をドープしである
。なお、ポリシリコン膜１３のパターニングに続いて周
辺回路用のＭＯ８ＦＥＴ形成位置ではゲート絶縁膜１２
が除去される。
次に、無機シランを用いたＣＶＤシリコン酸化１、＞
（ＣＶＤ ５ｌＯｔ膜）を全面に堆積した後、熱酸化を
行なうことによシ、同図００ように絶縁膜１４を形成す
る。即ち、無機シランを用いたＣｖＤ Ｓｉｎ、 ｌ［
１５社モノシラン（５ｉＨａ ）又はジクロルシラン＜
ｓｔＨ，ｃｌｔ ）等の無機シランとＮ、Ｏとを用い
、これをＩ Ｔｏｒｒ程度の圧力下で９００℃程度に加
熱することにより、次式の反応によって得ることができ
る。
（ＣＶＤ ５ｌＯｔ膜）を全面に堆積した後、熱酸化を
行なうことによシ、同図００ように絶縁膜１４を形成す
る。即ち、無機シランを用いたＣｖＤ Ｓｉｎ、 ｌ［
１５社モノシラン（５ｉＨａ ）又はジクロルシラン＜
ｓｔＨ，ｃｌｔ ）等の無機シランとＮ、Ｏとを用い
、これをＩ Ｔｏｒｒ程度の圧力下で９００℃程度に加
熱することにより、次式の反応によって得ることができ
る。
５ｉＨｉ ＋２Ｎ！ ０ → Ｓｉｎｇ ＋２Ｎｇ ＋
２Ｈ１ＳｉＨ１Ｃ７１ｚ ＋２Ｎ＠Ｏ→Ｓｉｎｇ ＋２
ＮＨ＋２ＨＣ１ここで、Ｎ、０ の代９にＣＯ！ を使
用してもよく、この場合加熱温度は１０００℃程度にす
る必要がある。
２Ｈ１ＳｉＨ１Ｃ７１ｚ ＋２Ｎ＠Ｏ→Ｓｉｎｇ ＋２
ＮＨ＋２ＨＣ１ここで、Ｎ、０ の代９にＣＯ！ を使
用してもよく、この場合加熱温度は１０００℃程度にす
る必要がある。
そして、このようにしてＣｖＤＳｉｏ、１！４１５を形
成した後に、前述の熱酸化を施す仁とにより、第３図に
一部を拡大図示するように、ＣＶ Ｄ ＳｉＱ。
成した後に、前述の熱酸化を施す仁とにより、第３図に
一部を拡大図示するように、ＣＶ Ｄ ＳｉＱ。
膜１５とポリシリコン族１３の界面、更に本例の場合に
はＣＶＤ５ｉＯ＊ ）ｌｋｌ ５とシリコン基板１０の
界面、正確にはポリシリコン膜１３とシリコン基板１０
の各主面に熱酸化によるＳｉｎ、１１膜１６＆。
はＣＶＤ５ｉＯ＊ ）ｌｋｌ ５とシリコン基板１０の
界面、正確にはポリシリコン膜１３とシリコン基板１０
の各主面に熱酸化によるＳｉｎ、１１膜１６＆。
１６ｂが形成声れる。この結果、前記絶縁膜１４は無機
シランを用いたＣ Ｖ Ｄ ５ｉｆｔ腰１５と、熱酸化
によるＳｉＯ＊膜’１６ ａ又は１６ｂの２層構造とし
て形成されることになる。
シランを用いたＣ Ｖ Ｄ ５ｉｆｔ腰１５と、熱酸化
によるＳｉＯ＊膜’１６ ａ又は１６ｂの２層構造とし
て形成されることになる。
次いで、前記絶縁膜１４上の全面にＣＶＤ法によりポリ
シリコン膜１７を第２図０のように全面に形成し、しか
る上でこれを前記絶縁膜１４およびポリシリコン膜１３
と共に順序的にエツチングする−ことにより、同図（ト
）のように記憶素子ＱＭの部位に７−−テイングゲート
１３ａとコントロールゲート１７ａをパターニングし、
周辺ＭＯ８ＦＥ Ｔ Ｑａの部位にゲー）１７ｂをパタ
ーニングする。その上で熱酸化処理しＳＩＯ臂＃１８を
全面に薄く形成する。
シリコン膜１７を第２図０のように全面に形成し、しか
る上でこれを前記絶縁膜１４およびポリシリコン膜１３
と共に順序的にエツチングする−ことにより、同図（ト
）のように記憶素子ＱＭの部位に７−−テイングゲート
１３ａとコントロールゲート１７ａをパターニングし、
周辺ＭＯ８ＦＥ Ｔ Ｑａの部位にゲー）１７ｂをパタ
ーニングする。その上で熱酸化処理しＳＩＯ臂＃１８を
全面に薄く形成する。
次に、同図りのように前記各ゲー） １３ ａ ＋１７
ａ、１７ｂを利用したセル７アライン法によシ、Ｐ（り
ん）やＡｓ（ひ素）等の第２の導電型（Ｎ型）の不純物
をイオン打込みし又は拡散させ、基板１０上にソース・
ドレイン＃１９．２０ｔ−形成する。そして、全面にＰ
ＳＧ等の層間絶縁膜２１を形成し、コンタクトホール２
２およびＭ配線２３を常法により形成し、更にパッジペ
ージ璽ン＄２４を全面に形成することによ！り、ＦＡＭ
Ｏ８構造の不揮発性記憶装置を完成することができる。
ａ、１７ｂを利用したセル７アライン法によシ、Ｐ（り
ん）やＡｓ（ひ素）等の第２の導電型（Ｎ型）の不純物
をイオン打込みし又は拡散させ、基板１０上にソース・
ドレイン＃１９．２０ｔ−形成する。そして、全面にＰ
ＳＧ等の層間絶縁膜２１を形成し、コンタクトホール２
２およびＭ配線２３を常法により形成し、更にパッジペ
ージ璽ン＄２４を全面に形成することによ！り、ＦＡＭ
Ｏ８構造の不揮発性記憶装置を完成することができる。
なお、前記した無機シランのＣＶ Ｄ ＳｉＯ＊堆積に
ついては、例えはＫ 、 Ｗ＆ｔａｎａｂｅ ｅｔ、ａ
ｌ ： Ｊ 、 Ｅｌｅ−ｃｔｒｏｃｈｅｍ、 Ｓｏｃ
、 ５ｏｌｉｄ 、−８ｔａｔｅ ５ｃｉｅｎｃｅ ａ
ｎｄ Ｔｅｃｈｎｏ−１ｏｇ７ Ｖｏｌ、 １２８ 、
ＮＯ，’ｌ ２ Ｄｅｃ、 １９８１Ｐ、２６３０〜２
６３５に記載がある。
ついては、例えはＫ 、 Ｗ＆ｔａｎａｂｅ ｅｔ、ａ
ｌ ： Ｊ 、 Ｅｌｅ−ｃｔｒｏｃｈｅｍ、 Ｓｏｃ
、 ５ｏｌｉｄ 、−８ｔａｔｅ ５ｃｉｅｎｃｅ ａ
ｎｄ Ｔｅｃｈｎｏ−１ｏｇ７ Ｖｏｌ、 １２８ 、
ＮＯ，’ｌ ２ Ｄｅｃ、 １９８１Ｐ、２６３０〜２
６３５に記載がある。
したがって、このように構成された装置によれば、特に
ＦＡＭＯ８構造ＦＥＴの７０−ティングゲート１３ａと
コントロールゲート１７ａとの間の絶縁膜１４を無機シ
ランのＣＶ Ｄ Ｓｉｎ、膜１５と熱酸化のＳ ｉＯ＠
膜１６ａとで構成しているので、無機シランのＣＶ Ｄ
Ｓｉｎ、膜の電気的特性が単結晶シリコンの熱酸化Ｓ
ｉＯ４膜に近くかつ従来の有機シランＣＶＤごｌＯ８膜
よりも高い絶縁破壊の電界強度全有していることから、
絶縁膜」４を薄型化しても充分な電界強度を得ることが
できる。即ち、無機シックを用いたＣ Ｖ Ｄ ＳｉＯ
＊膜１５は、下地の７０−テイングゲー）１３ａ、つま
りポリシリコン膜１３の結晶方位、結晶粒界の影響を受
けなくなり、したがって電界集中が生じ難くなシ農の絶
縁破壊の電界強度が向上できる。また、これと同時に下
地のポリシリコン膜１３との界面に熱酸化の５１０ｗ＆
１６ａが存在しているので界面特性が向上され、これに
より同−膜厚の絶縁物を形成するに際して熱酸化による
Ｓｉ０ｇ膜の寄与分を少なくすることができるので熱酸
化ＳｉＯ４膜の凹凸を小さくでき、電界集中の低減によ
る電界強度の向上を助長できる。
ＦＡＭＯ８構造ＦＥＴの７０−ティングゲート１３ａと
コントロールゲート１７ａとの間の絶縁膜１４を無機シ
ランのＣＶ Ｄ Ｓｉｎ、膜１５と熱酸化のＳ ｉＯ＠
膜１６ａとで構成しているので、無機シランのＣＶ Ｄ
Ｓｉｎ、膜の電気的特性が単結晶シリコンの熱酸化Ｓ
ｉＯ４膜に近くかつ従来の有機シランＣＶＤごｌＯ８膜
よりも高い絶縁破壊の電界強度全有していることから、
絶縁膜」４を薄型化しても充分な電界強度を得ることが
できる。即ち、無機シックを用いたＣ Ｖ Ｄ ＳｉＯ
＊膜１５は、下地の７０−テイングゲー）１３ａ、つま
りポリシリコン膜１３の結晶方位、結晶粒界の影響を受
けなくなり、したがって電界集中が生じ難くなシ農の絶
縁破壊の電界強度が向上できる。また、これと同時に下
地のポリシリコン膜１３との界面に熱酸化の５１０ｗ＆
１６ａが存在しているので界面特性が向上され、これに
より同−膜厚の絶縁物を形成するに際して熱酸化による
Ｓｉ０ｇ膜の寄与分を少なくすることができるので熱酸
化ＳｉＯ４膜の凹凸を小さくでき、電界集中の低減によ
る電界強度の向上を助長できる。
更に、無機シランのＣＶ Ｄ ｓｔｏｗ膜は膜収縮が極
めて小さいので段差部における膜質の低下も小さくなシ
、後工程における熱処理によっても不具合は生じない。
めて小さいので段差部における膜質の低下も小さくなシ
、後工程における熱処理によっても不具合は生じない。
また、絶縁膜１４の薄型化により高集積化が有利になる
と共に熱酸化Ｓｉ０ｇ膜を薄くできるので、前述した第
１図の段差構造はできに＜＜、段差部における導通不良
が防止できると共に、サイドエツチング蓋の少ない高集
積化に有利な異方性ドライエツチング技術を利用できる
。
と共に熱酸化Ｓｉ０ｇ膜を薄くできるので、前述した第
１図の段差構造はできに＜＜、段差部における導通不良
が防止できると共に、サイドエツチング蓋の少ない高集
積化に有利な異方性ドライエツチング技術を利用できる
。
（１）絶縁膜、特にポリシリコンを導電体膜とする絶縁
収音無機シランのｃ Ｖ Ｄ ｓｉｏ、膜と熱酸化Ｓ
ｉ Ｏ，Ｂ＞、ｔ （！： テ構成シテイルノテ、ＣＶ
Ｄ ５ｉｎｓ膜の有する絶縁破滅の高電界強度によシ
絶は層全体の電界強度を向上することができる。
収音無機シランのｃ Ｖ Ｄ ｓｉｏ、膜と熱酸化Ｓ
ｉ Ｏ，Ｂ＞、ｔ （！： テ構成シテイルノテ、ＣＶ
Ｄ ５ｉｎｓ膜の有する絶縁破滅の高電界強度によシ
絶は層全体の電界強度を向上することができる。
（２）無機シランのＣＶ Ｄ ｓｉｏ！ 膜の膜収縮が
非常に小さいので段差部における膜質の低下も極めて小
さくできる。
非常に小さいので段差部における膜質の低下も極めて小
さくできる。
（３）電界強度や膜質を向上できるので、絶縁膜の薄型
化を実現して高集積化に有利になると共に、段差部にお
ける上層膜の不具合を解消して異方性エツチング技術の
使用を可能にし、高集積化を助長できる。
化を実現して高集積化に有利になると共に、段差部にお
ける上層膜の不具合を解消して異方性エツチング技術の
使用を可能にし、高集積化を助長できる。
（４） 無機シランＣＶ Ｄ Ｓｉｎ、 １％とポリシ
リコン膜との間に熱酸化５ｉ０１Ｂが介在しているので
両者の界面特性を向上できる。
リコン膜との間に熱酸化５ｉ０１Ｂが介在しているので
両者の界面特性を向上できる。
（５）無機シランＣＶＤ５ｉ０１＆の形成前又は後に熱
処理して熱酸化ＳｉＯ＊ｋを形成しているので、従来の
ＣＶ Ｄ ８ｉ０＊ ｋによる絶縁膜形成に比較しても
処理工程は殆んど同じであシ、極めて容易に形成するこ
とができる。
処理して熱酸化ＳｉＯ＊ｋを形成しているので、従来の
ＣＶ Ｄ ８ｉ０＊ ｋによる絶縁膜形成に比較しても
処理工程は殆んど同じであシ、極めて容易に形成するこ
とができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上期実施例に限冗される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上期実施例に限冗される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえは、ポリシリコンへ不純物をドープすることによ
る（熱処理による）表面の凹凸を低減するために、不純
物を殆んど含まない状態でポリシリコン膜を堆積形成し
、かつその上に無機シランＯＣＶ Ｄ Ｓ’ｉ０＊ Ｍ
’ｋ 形成シフ’Ｃ上”ｔ’ コ（７） ＣＶ Ｄ
Ｓｉ０ｇ膜を通して不純物をポリシリコン膜中にイオン
注入し、熱酸化Ｓｉｎ、の形成時に不純物原子の活性化
を行なうようにしてもよい。又は、先に無機シランＣＶ
Ｄ Ｓｉ０ｇ膜と熱酸化ＳｉＯ４膜の両者を形成駿だ
後に不純物のイオン注入、熱処理による活性化を行なっ
てもよい。なお、ポリシリコンの代シにアモルファスシ
リコンを使用する場合も同じである。
る（熱処理による）表面の凹凸を低減するために、不純
物を殆んど含まない状態でポリシリコン膜を堆積形成し
、かつその上に無機シランＯＣＶ Ｄ Ｓ’ｉ０＊ Ｍ
’ｋ 形成シフ’Ｃ上”ｔ’ コ（７） ＣＶ Ｄ
Ｓｉ０ｇ膜を通して不純物をポリシリコン膜中にイオン
注入し、熱酸化Ｓｉｎ、の形成時に不純物原子の活性化
を行なうようにしてもよい。又は、先に無機シランＣＶ
Ｄ Ｓｉ０ｇ膜と熱酸化ＳｉＯ４膜の両者を形成駿だ
後に不純物のイオン注入、熱処理による活性化を行なっ
てもよい。なお、ポリシリコンの代シにアモルファスシ
リコンを使用する場合も同じである。
更に、プロセスによっては先にポリシリコン表面に熱酸
化Ｓ ｉ Ｏ＠ ％を形成し、その上でＣＶＤ Ｓ ｉ
Ｏｓ絵を形成するようにしてもよい。
化Ｓ ｉ Ｏ＠ ％を形成し、その上でＣＶＤ Ｓ ｉ
Ｏｓ絵を形成するようにしてもよい。
以上の説明でＬ主として本発明者によってなされれた発
明をその背景となった利用分野であるＦＡＭＯ８構造の
不揮発性記憶装置に適用した揚台について説明したが、
それに限定されるものではなく、Ｄ−ＲＡＭ、ＣＣＤ等
ポリシリコン、アモルファスシリコンを導電体とする半
導体装置の全てに適用できる。
明をその背景となった利用分野であるＦＡＭＯ８構造の
不揮発性記憶装置に適用した揚台について説明したが、
それに限定されるものではなく、Ｄ−ＲＡＭ、ＣＣＤ等
ポリシリコン、アモルファスシリコンを導電体とする半
導体装置の全てに適用できる。
第１口拡従来の不具合を説明するだめの一部断面図、
第２図（２）〜Ｃ″）は本発明装置の製造方法の工程断
面図、 第３図は要部の拡大断面図である。 １０・・・半導体（シリコン）基板、１１・・・フィー
ルド絶縁膜、１２・・・ゲート絶縁膜、１３・・・ポリ
シリコン膜、ｉ３ａ・・・フローティングゲート、１４
・・・絶は膜、１５・・・ＣＶＤ５ｉ０１ 膜、１６ａ
、１６ｂ・・・熱酸化５ｉＯｔｋ、１７ａ・・・コント
ロールゲート、１７ｂ・・・ゲート、１８・・・５ｉｎ
Ｉｌ膜、１９．２０・・・ソース・ドレイン層、２１・
・・ＰＳＧ、２４・・・ノくッシベーシヲン。
面図、 第３図は要部の拡大断面図である。 １０・・・半導体（シリコン）基板、１１・・・フィー
ルド絶縁膜、１２・・・ゲート絶縁膜、１３・・・ポリ
シリコン膜、ｉ３ａ・・・フローティングゲート、１４
・・・絶は膜、１５・・・ＣＶＤ５ｉ０１ 膜、１６ａ
、１６ｂ・・・熱酸化５ｉＯｔｋ、１７ａ・・・コント
ロールゲート、１７ｂ・・・ゲート、１８・・・５ｉｎ
Ｉｌ膜、１９．２０・・・ソース・ドレイン層、２１・
・・ＰＳＧ、２４・・・ノくッシベーシヲン。
Claims (1)
- 【特許請求の範囲】 １、導電体間を互に絶縁する絶縁膜を無機シランを用い
たＣ Ｖ Ｄ Ｓｉｎ、膜と熱酸化した５ｉ０１股とで
二層に構成したことを特徴とする半導体装置。 ２、ポリシリコンやアモルファスシリコン上に無機シラ
ンのｃｖＤｓｉｏ、ｉｔ影形成る一方、両者の界面に熱
酸化Ｓｉｎｇ膜を形成してなる特許請求の範囲第１項記
載の半導体装置。 ３、ＦＡＭＯ３構造の不揮発性記憶素子の７０−ティン
グゲートとコントロールゲート間の絶縁膜を二層構造と
してなる特許請求の範囲第１項又は第２項記載の半導体
装置。 ４、 シリコン等の導電体表面上に無機７ランを用いて
ＣＶＤ５ｉＯ，＆を堆積形成すると共に、このＣＶ Ｄ
Ｓｔｏｗ膜の形成前又は後に熱処理を施して前記導電
体表面に熱酸化Ｓｉｏ＠、腺全形成したことを特徴とす
る半導体装置の製造方法。 ５− 導雷体は無機シランのＣＶ Ｄ Ｓｉｎ、膜、熱
酸化ＳｉＯ２膜の少なくとも一方を形成した後に不純物
のイオン注入および活性化を行なって低抵抗化してなる
特許請求の範囲第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100475A JPH0732204B2 (ja) | 1984-05-21 | 1984-05-21 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100475A JPH0732204B2 (ja) | 1984-05-21 | 1984-05-21 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245253A true JPS60245253A (ja) | 1985-12-05 |
| JPH0732204B2 JPH0732204B2 (ja) | 1995-04-10 |
Family
ID=14274935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100475A Expired - Lifetime JPH0732204B2 (ja) | 1984-05-21 | 1984-05-21 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732204B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110071A (ja) * | 2005-09-16 | 2007-04-26 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135291A (en) * | 1974-09-20 | 1976-03-25 | Matsushita Electric Industrial Co Ltd | Handotaisochi no seizohoho |
| JPS5146080A (ja) * | 1974-10-18 | 1976-04-20 | Nippon Electric Co | |
| JPS5161790A (en) * | 1974-11-27 | 1976-05-28 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS54159886A (en) * | 1978-06-07 | 1979-12-18 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5624939A (en) * | 1979-08-06 | 1981-03-10 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1984
- 1984-05-21 JP JP59100475A patent/JPH0732204B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135291A (en) * | 1974-09-20 | 1976-03-25 | Matsushita Electric Industrial Co Ltd | Handotaisochi no seizohoho |
| JPS5146080A (ja) * | 1974-10-18 | 1976-04-20 | Nippon Electric Co | |
| JPS5161790A (en) * | 1974-11-27 | 1976-05-28 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS54159886A (en) * | 1978-06-07 | 1979-12-18 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5624939A (en) * | 1979-08-06 | 1981-03-10 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732204B2 (ja) | 1995-04-10 |
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