JPS61220455A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS61220455A JPS61220455A JP60062315A JP6231585A JPS61220455A JP S61220455 A JPS61220455 A JP S61220455A JP 60062315 A JP60062315 A JP 60062315A JP 6231585 A JP6231585 A JP 6231585A JP S61220455 A JPS61220455 A JP S61220455A
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- Japan
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- electrode
- insulating film
- oxide film
- capacitor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し、特に容量素
子の充放電により情報を記憶させる容態結合型メモリセ
ルの製造方法の改良に係る。
子の充放電により情報を記憶させる容態結合型メモリセ
ルの製造方法の改良に係る。
〔発明の技術的背景とその問題点３
ＭＯ８型メモリセルは高集積化とともに容量結合型メモ
リセルが主流となってきている。こうした容量結合型メ
モリセルで集積度をより向上するためには結合容量をで
きるだけ大きくすることが望ましい。
リセルが主流となってきている。こうした容量結合型メ
モリセルで集積度をより向上するためには結合容量をで
きるだけ大きくすることが望ましい。
そのひとつの手段として結合容量成分のうち、ＭＯＳキ
ャパシタの絶縁膜を薄くすることが考えられる。現在、
この絶縁膜としてはシリコン酸化膜が用いられており、
２５６にピットダイナミックＲＡＭでは約２００人、更
に１ＭビットダイナミックＲＡＭでは約１００人となっ
てきている。
ャパシタの絶縁膜を薄くすることが考えられる。現在、
この絶縁膜としてはシリコン酸化膜が用いられており、
２５６にピットダイナミックＲＡＭでは約２００人、更
に１ＭビットダイナミックＲＡＭでは約１００人となっ
てきている。
しかし、ダイナミックＲＡＭの高集積化が進んでいくと
、薄い酸化膜を用いて、なおかつ信頼性の高いキャパシ
タを形成する必要がある。ところが、酸化膜が薄くなる
につれて欠陥密度が増加し、絶縁膜の初期不良が多発し
てくるという欠点がある。
、薄い酸化膜を用いて、なおかつ信頼性の高いキャパシ
タを形成する必要がある。ところが、酸化膜が薄くなる
につれて欠陥密度が増加し、絶縁膜の初期不良が多発し
てくるという欠点がある。
このため、キャパシタの絶縁膜をこのような薄い酸化膜
の代りに窒化膜を用いた多層膜とした構造が提案されて
いる。このような多層膜を用いれば、同一のキャパシタ
ンスで膜厚を厚くすることができる。したがって、実効
膜厚を同一とした場合の酸化膜及び多層膜の絶縁耐圧特
性を示す第３図及び第４図から明らかなように、酸化膜
（第３図）よりも多層膜（第４図）を用いた場合には、
初期不良モードの低減に寄与することができる。
の代りに窒化膜を用いた多層膜とした構造が提案されて
いる。このような多層膜を用いれば、同一のキャパシタ
ンスで膜厚を厚くすることができる。したがって、実効
膜厚を同一とした場合の酸化膜及び多層膜の絶縁耐圧特
性を示す第３図及び第４図から明らかなように、酸化膜
（第３図）よりも多層膜（第４図）を用いた場合には、
初期不良モードの低減に寄与することができる。
更に、こうしたＭＯＳキャパシタ容量を最大限有効に用
いるためにＭＯＳキャパシタ下の基板中に基板と逆導電
型の高濃度拡散層をイオン注入により形成することが行
なわれている。
いるためにＭＯＳキャパシタ下の基板中に基板と逆導電
型の高濃度拡散層をイオン注入により形成することが行
なわれている。
上述したような多層膜を用い、かつキャパシタの一方の
電極となる高濃度拡散層を設けたダイナミックＲＡＭは
従来、例えば第２図（ａ）〜（ｄ）示すような方法によ
り製造されている。
電極となる高濃度拡散層を設けたダイナミックＲＡＭは
従来、例えば第２図（ａ）〜（ｄ）示すような方法によ
り製造されている。
まず、例えばｐ型シリコン基板１表面に選択酸化法によ
りフィールド酸化膜２を形成する（第２図（ａ）図示）
。次に、フィールド酸化膜２に囲まれた素子領域表面に
熱酸化膜（第１の絶縁膜）３を形成する。つづいて、全
面にシリコン窒化膜（第２の絶縁膜）４及びＣｖＤ酸化
膜（第３の絶縁膜）５を順次堆積する。つづいて、図示
しないホトレジストパターンをマスクとして例えばヒ素
をイオン注入することにより容儀素子形成領域の基板１
に選択的に一方の電極となるｎ＋型型数散層６形成した
後、前記ホトレジストパターンを除去する（同図（ｂ）
図示）。次いで、全面にリンドープ多結晶シリコン膜を
堆積した後、バターニングしてキャパシタのもう一方の
電極となるキャパシタ電極７を形成する。つづいて、キ
ャパシタ電極７をマスクとして前記ｃｖｏｍ化膜５、シ
リコン窒化１１４及び熱酸化１１３を順次エツチングす
る（同図（Ｃ）図示）。つづいて、キャパシタ電極７上
に層間絶縁１１８を形成した後、露出した基板１表面に
ゲート酸化膜９を形成する。つづいて、全面にリンドー
プ多結晶シリコン膜を堆積した後、バターニングしてト
ランスファゲート電極１０を形成する。つづいて、キャ
パシタ電極７及びトランスファゲート電極１０などをマ
スクとして例えばヒ素をイオン注入することによりソー
ス、ドレイン領域１１．１２を形成する（同図（ｄ）図
示）。
りフィールド酸化膜２を形成する（第２図（ａ）図示）
。次に、フィールド酸化膜２に囲まれた素子領域表面に
熱酸化膜（第１の絶縁膜）３を形成する。つづいて、全
面にシリコン窒化膜（第２の絶縁膜）４及びＣｖＤ酸化
膜（第３の絶縁膜）５を順次堆積する。つづいて、図示
しないホトレジストパターンをマスクとして例えばヒ素
をイオン注入することにより容儀素子形成領域の基板１
に選択的に一方の電極となるｎ＋型型数散層６形成した
後、前記ホトレジストパターンを除去する（同図（ｂ）
図示）。次いで、全面にリンドープ多結晶シリコン膜を
堆積した後、バターニングしてキャパシタのもう一方の
電極となるキャパシタ電極７を形成する。つづいて、キ
ャパシタ電極７をマスクとして前記ｃｖｏｍ化膜５、シ
リコン窒化１１４及び熱酸化１１３を順次エツチングす
る（同図（Ｃ）図示）。つづいて、キャパシタ電極７上
に層間絶縁１１８を形成した後、露出した基板１表面に
ゲート酸化膜９を形成する。つづいて、全面にリンドー
プ多結晶シリコン膜を堆積した後、バターニングしてト
ランスファゲート電極１０を形成する。つづいて、キャ
パシタ電極７及びトランスファゲート電極１０などをマ
スクとして例えばヒ素をイオン注入することによりソー
ス、ドレイン領域１１．１２を形成する（同図（ｄ）図
示）。
しかし、第２図（ｂ）の工程で熱酸化膜３、シリコン窒
化膜４及びＣｖＤ酸化！！５からなる多層膜を通して不
純物のイオン注入を行なうと、第５図に示すように第４
図に示すイオン注入を行なわない場合と比較して耐圧の
低下が生じることがわかった。この原因は不明であるが
、窒化膜と酸化膜との界面が不純物のイオン注入により
何らかの影響を受けているためであると考えられる。
化膜４及びＣｖＤ酸化！！５からなる多層膜を通して不
純物のイオン注入を行なうと、第５図に示すように第４
図に示すイオン注入を行なわない場合と比較して耐圧の
低下が生じることがわかった。この原因は不明であるが
、窒化膜と酸化膜との界面が不純物のイオン注入により
何らかの影響を受けているためであると考えられる。
本発明は上゛記事情を考慮してなされたものであり、キ
ャパシタの絶縁膜として多１ＩＩＩ！Ｉを採用し、かつ
高濃度拡散層形成のためのイオン注入を行なっても信頼
性の低下をきたさない容量素子を有する半導体記憶装置
を製造し得る方法を提供しようとするものである。
ャパシタの絶縁膜として多１ＩＩＩ！Ｉを採用し、かつ
高濃度拡散層形成のためのイオン注入を行なっても信頼
性の低下をきたさない容量素子を有する半導体記憶装置
を製造し得る方法を提供しようとするものである。
本発明の半導体記憶装置の製造方法は、半導体基板上に
第１°の絶縁膜を形成した後、該第１の絶縁膜を通して
第２導電型の不純物をイオン注入することにより、基板
表面に容量素子の一方の電極となる拡散層を形成し、更
に第２、第３の絶縁膜を形成することを特徴とするもの
である。
第１°の絶縁膜を形成した後、該第１の絶縁膜を通して
第２導電型の不純物をイオン注入することにより、基板
表面に容量素子の一方の電極となる拡散層を形成し、更
に第２、第３の絶縁膜を形成することを特徴とするもの
である。
このような方法によれば、多層膜の耐圧の低下を招（こ
となく、キャパシタ容量を最大限有効に用いるための高
濃度拡散層をイオン注入により形成することができる。
となく、キャパシタ容量を最大限有効に用いるための高
濃度拡散層をイオン注入により形成することができる。
（発明の実施例）
以下、本発明の実施例を第１図（ａ）〜（ｄ）を参照し
て説明する。
て説明する。
まず、例えばｐ型シリコン基板２）表面に選択酸化法に
よりフィールド酸化膜２２を形成する（第１図（ａ）図
示）。次に、フィールド酸化膜２２に囲まれた素子領域
表面に熱酸化膜（第１の絶縁ＩＩ）２３を形成する。つ
づいて、図示しないホトレジストパターンをマスクとし
て例えばヒ素をイオン注入することにより容量素子形成
領域の基板２）に選択的に一方の電極となるｎ＋型型数
散層２４形成した後、前記ホトレジストパターンを除去
する（同図（ｂ）図示）。次いで、全面にシリコン窒化
膜（第２の絶縁膜）２５及びＣｖＤ酸化ＩＩＩ（第３の
絶縁膜）２６を順次堆積する。つづいて、全面にリンド
ープ多結晶シリコン膜を堆積した後、バターニングして
もう一方の電極となるキャパシタ電極２７を形成する。
よりフィールド酸化膜２２を形成する（第１図（ａ）図
示）。次に、フィールド酸化膜２２に囲まれた素子領域
表面に熱酸化膜（第１の絶縁ＩＩ）２３を形成する。つ
づいて、図示しないホトレジストパターンをマスクとし
て例えばヒ素をイオン注入することにより容量素子形成
領域の基板２）に選択的に一方の電極となるｎ＋型型数
散層２４形成した後、前記ホトレジストパターンを除去
する（同図（ｂ）図示）。次いで、全面にシリコン窒化
膜（第２の絶縁膜）２５及びＣｖＤ酸化ＩＩＩ（第３の
絶縁膜）２６を順次堆積する。つづいて、全面にリンド
ープ多結晶シリコン膜を堆積した後、バターニングして
もう一方の電極となるキャパシタ電極２７を形成する。
つづいて、キャパシタ電極２７をマスクとして前記ＣＶ
Ｄ酸化１！２６、シリコン窒化膜２５及び熱酸化膜２３
を順次エツチングする。ここまでの工程で容量素子が形
成される（同図（Ｃ）図示）。つづいて、キャパシタ電
極２７上に層間絶縁１１２８を形成した後、露出した基
板２）表面にゲート酸化膜２９を° 形成する。つづい
て、全面にリンドープ多結晶シリコン膜を堆積した後、
バターニングしてトランスファゲート電極３０を形成す
る。つづいて、キャパシタ電極２７及びトランスファゲ
ート電極３０などをマスクとして例えばヒ素をイオン注
入することによりソース、ドレイン領域３１．３２を形
成し、転送トランジスタを形成する（同図（ｄ）図示）
。
Ｄ酸化１！２６、シリコン窒化膜２５及び熱酸化膜２３
を順次エツチングする。ここまでの工程で容量素子が形
成される（同図（Ｃ）図示）。つづいて、キャパシタ電
極２７上に層間絶縁１１２８を形成した後、露出した基
板２）表面にゲート酸化膜２９を° 形成する。つづい
て、全面にリンドープ多結晶シリコン膜を堆積した後、
バターニングしてトランスファゲート電極３０を形成す
る。つづいて、キャパシタ電極２７及びトランスファゲ
ート電極３０などをマスクとして例えばヒ素をイオン注
入することによりソース、ドレイン領域３１．３２を形
成し、転送トランジスタを形成する（同図（ｄ）図示）
。
上記方法により得られたダイナミックＲＡＭのキャパシ
タの絶縁耐圧特性を第６図に示す。この第６図と第４図
及び第５図とを比較すると７、上記方法を用いることに
より、不純物のイオン注入による絶縁耐圧の低下が全く
みられない信頼性の高い絶縁膜を形成できることがわか
る。また、このような信頼性の高い絶縁膜を形成するた
めに、新たなプロセスを追加する必要は全くない。
タの絶縁耐圧特性を第６図に示す。この第６図と第４図
及び第５図とを比較すると７、上記方法を用いることに
より、不純物のイオン注入による絶縁耐圧の低下が全く
みられない信頼性の高い絶縁膜を形成できることがわか
る。また、このような信頼性の高い絶縁膜を形成するた
めに、新たなプロセスを追加する必要は全くない。
なお、上記実施例ではキャパシタを構成する絶縁膜とし
て、熱酸化膜、シリコン窒化膜及びＣｖＤＨ化膜からな
る多層膜を用いたが、これに限らず例えば熱酸化膜、シ
リコン窒化膜及びこのシリコン窒化膜の表面を直接酸化
することにより形成された酸化窒化膜からなる多層膜を
用いてもよい。このような多層膜を用いれば、シリコン
窒化膜と酸化窒化膜との界面の状態が良好であるので、
より一層耐圧特性を向上することが期待できる。
て、熱酸化膜、シリコン窒化膜及びＣｖＤＨ化膜からな
る多層膜を用いたが、これに限らず例えば熱酸化膜、シ
リコン窒化膜及びこのシリコン窒化膜の表面を直接酸化
することにより形成された酸化窒化膜からなる多層膜を
用いてもよい。このような多層膜を用いれば、シリコン
窒化膜と酸化窒化膜との界面の状態が良好であるので、
より一層耐圧特性を向上することが期待できる。
以上詳述した如く本発明方法によれば、素子の高集積化
に対応して耐圧特性が良好で信頼性の高い容量素子を有
する半導体記憶装置を製造できるものである。
に対応して耐圧特性が良好で信頼性の高い容量素子を有
する半導体記憶装置を製造できるものである。
第１図（ａ）〜（ｄ）は本発明の実施例におけるダイナ
ミックＲＡＭの製造方法を示す断面図、第２図（ａ）〜
（ｄ）は従来のダイナミックＲＡＭの製造方法を示す断
面図、第３図は酸化膜を用いて形成されたキャパシタの
絶縁耐圧ヒストグラム、第４図は多層膜を用いて形成さ
れたキャパシタの絶縁耐圧ヒストグラム、第５図は多ｌ
！！膜を用い、かつこの多層膜を通して不純物をイオン
注入して高濃度拡散層を形成したキャパシタの絶縁耐圧
ピストグラム、第６図は本発明の実施例の方法により形
成されたキャパシタの絶縁耐圧ヒストグラムである。 ２）・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・熱酸化膜（第１の絶縁膜）、２４・・
・ｎ＋型抵拡散層２５・・・シリコン窒化膜（第２の絶
縁膜）、２６・・・ＣｖＤ酸化膜（第３の絶縁膜）、２
７・・・キャパシタ電極、２８・・・層間絶縁膜、２９
・・・ゲート酸化膜、３０・・・トランスファゲート電
極、３１．３２・・・ｎ＋＋ソース、ドレイン領域。 出願人代理人 弁理士 鈴江武彦 第１１１ Ａｓ” 第２［ 第３ｉｉ 第５１１ ＡｐｐＪ、Ｆｉｅｌｄ （ＭＶ／ｃｍ）第４［ 第６１ｉ
ミックＲＡＭの製造方法を示す断面図、第２図（ａ）〜
（ｄ）は従来のダイナミックＲＡＭの製造方法を示す断
面図、第３図は酸化膜を用いて形成されたキャパシタの
絶縁耐圧ヒストグラム、第４図は多層膜を用いて形成さ
れたキャパシタの絶縁耐圧ヒストグラム、第５図は多ｌ
！！膜を用い、かつこの多層膜を通して不純物をイオン
注入して高濃度拡散層を形成したキャパシタの絶縁耐圧
ピストグラム、第６図は本発明の実施例の方法により形
成されたキャパシタの絶縁耐圧ヒストグラムである。 ２）・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・熱酸化膜（第１の絶縁膜）、２４・・
・ｎ＋型抵拡散層２５・・・シリコン窒化膜（第２の絶
縁膜）、２６・・・ＣｖＤ酸化膜（第３の絶縁膜）、２
７・・・キャパシタ電極、２８・・・層間絶縁膜、２９
・・・ゲート酸化膜、３０・・・トランスファゲート電
極、３１．３２・・・ｎ＋＋ソース、ドレイン領域。 出願人代理人 弁理士 鈴江武彦 第１１１ Ａｓ” 第２［ 第３ｉｉ 第５１１ ＡｐｐＪ、Ｆｉｅｌｄ （ＭＶ／ｃｍ）第４［ 第６１ｉ
Claims (3)
- （１）第１導電型の半導体基板表面に形成された第２導
電型の拡散層、該拡散層上に順次積層して形成された第
１、第２及び第３の絶縁膜並びに第３の絶縁膜上に形成
された電極からなる容量素子と、半導体基板上に形成さ
れたゲート絶縁膜、該ゲート絶縁膜上に形成されたゲー
ト電極及び該ゲート電極の両側方の基板表面に形成され
た第２導電型のソース、ドレイン領域からなる転送トラ
ンジスタとを有する半導体記憶装置を製造するにあたり
、半導体基板上に第１の絶縁膜を形成した後、該第１の
絶縁膜を通して第２導電型の不純物をイオン注入するこ
とにより、基板表面に容量素子の一方の電極となる拡散
層を形成し、更に第２、第３の絶縁膜を形成することを
特徴とする半導体記憶装置の製造方法。 - （２）第１の絶縁膜がシリコン酸化膜、第２の絶縁膜が
シリコン窒化膜、第３の絶縁膜がシリコン酸化膜である
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置の製造方法。 - （３）第１の絶縁膜がシリコン酸化膜、第２の絶縁膜が
シリコン窒化膜、第３の絶縁膜がシリコン窒化膜の表面
を酸化することにより形成された酸化窒化膜であること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062315A JPS61220455A (ja) | 1985-03-27 | 1985-03-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062315A JPS61220455A (ja) | 1985-03-27 | 1985-03-27 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220455A true JPS61220455A (ja) | 1986-09-30 |
| JPH0353785B2 JPH0353785B2 (ja) | 1991-08-16 |
Family
ID=13196577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062315A Granted JPS61220455A (ja) | 1985-03-27 | 1985-03-27 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826779A (en) * | 1986-10-24 | 1989-05-02 | Teledyne Industries, Inc. | Integrated capacitor and method of fabricating same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372447B1 (en) | 1996-10-31 | 2008-05-13 | Kopin Corporation | Microdisplay for portable communication systems |
| US7321354B1 (en) | 1996-10-31 | 2008-01-22 | Kopin Corporation | Microdisplay for portable communication systems |
-
1985
- 1985-03-27 JP JP60062315A patent/JPS61220455A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826779A (en) * | 1986-10-24 | 1989-05-02 | Teledyne Industries, Inc. | Integrated capacitor and method of fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353785B2 (ja) | 1991-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |