JPS60246090A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 本発明はチップ上にいくつかに分割して配列された部分
的な記憶サブアレイ及び共通デコーダならびに周辺回路
を有し、ワード線が複数の部分的なワード線すなわちセ
クタに分割され、部分的なワード線の各々がワードスイ
ッチに接続され、ワード線のすべてのワードスイッチが
１つまたは複数のワード制御線を介して選択・制御され
る半導体記憶装置に係る。

Ｂ、開示の概要（第１図） 本発明はチップ上の非常に大きい記憶アレイの新しい記
憶構造を開示するものであり、該記憶アレイは複数のす
・ブアレイ（ＳＡＩ〜５ＡＮ）に分割される。このサブ
アレイは共通ワードデコーダ（、ＷＤ）及びサブアレイ
デコーダ（Ｄ　Ｓ　Ａ）を介して制御される。個々のサ
ブアレイのワード線はワード線スイッチ（ＷＳ）を介し
て個々に選択可能であり、サブアレイのビット線は共通
線（ＲＢ及びＷＢ）に直接に接続され、例えば、データ
入力及びデータ出力回路（ＤＩ及びＤｏ）のような周辺
回路が実際にチップ上の任意の記憶位置に配列できるよ
うに相互接続される。

Ｃ１従来の技術 バイポーラ１−ランジスタ及び電界効果トランジスタ（
ＦＥＴ）の記憶装置では、一般に、行線すなわちワード
線を２つのセクタに分割する。この記憶装置の特徴とし
て、行線はそれぞれ左右のワード線セクタを有し、行線
数に対応する複数の走査増幅器は、該増幅器の各々が左
右のワード線セクタを接続する列に配列され、メモリセ
ルの各々は、ゲートが列線の１つに接続され、ソースま
たはドレインが行線の１つに接続されるＦ’ＥＴ、並び
に容量性記憶素子を含み、更にいくつかの補助セルが設
けられてその１つが左右のワード線セクタにそれぞれ接
続され、走査増幅器のための複数のメモリセルに接続で
きる共通の入出力線が行線の一端に配列され、それに接
続される。ワード回路が左右のワード線の中間に配置さ
れていることにより、ワード線の実効静電容量は半減さ
れる。

にもかかわらず、このワード線の静電容量は、特にワー
ド線ごとに非常に多数のメモリセルを有する記憶装置の
場合には依然として太きすぎるので、このような示唆は
非常に大きいデータ記憶容量を有する最大規模の集積記
憶装置には適用できない。

回路をチップの中央に取付けることは設計上柔軟性を欠
き、更に、ワード線の選択が放電後にしか実行できない
ので、速度低下を生じる。その上、静電容量による電流
が大きいので、電力消費が増大し、記憶マトリックスが
妨害を受ける。

更に、２５６に／ＩＭＢ　ダイナミックＲＡＭ−■、セ
クションＸ５３　（ＩＥＥＥ国際固体回路コンファレン
ス１９８４、技術論文要約版、頁２７４．２７５及び′
３５３）に、２５６にのＮＭＯＳダイナミックＲＡＭの
各々の、複数の部分７１〜ワツクスすなわちサブアレイ
への分割が記載されている。記憶階層は、読取り／書込
みに必要な速度を得るため、チップ上に、バッファがチ
ップ中央の個々のサブアレイの間に配列されるように構
築された。読取り／書込みはこれらのバッファを介して
行なわれる。この場合、バッファは動作速度の増大を必
要とするにもかかわらず、この記憶装置の読取り／書込
み速度は比較的低く、更に、かなり小さい電流で動作し
なければならない５例えば、ＭＴＬセルを有する記憶装
置のような、更に大きい記憶装置の場合には、全く不適
当である。

実際の記憶装置のチップ面はバッファ及びドライバ回路
により制限される。

記憶容量を倍増するために、欧州特許出願第８１、１０
９３７２号で開示された電界効果トランジスタ記憶装置
では、走査ラッチの出力は、ビット線がトランジスタを
結合しているときに、２対の相互結合電荷記憶素子に接
続され、かつ該電荷結合素子により数が倍増されたビッ
ト線対が接続される。更に、追加のビット線が配列され
、各々がそれ自体の参照セルを有し、かつ小さい静電容
量の線として指定された層と電荷結合素子とを介してセ
ンサラッチに接続されている個々のセクタにある追加メ
モリセルを制御する。配線のための２番目の金属被覆層
ならびに読取り増幅器として用いられるＦＥＴラッチの
自己絶縁特性を利用して、ビット線当りのビット数は、
セルの大きさを増加せずに、かつ読取信号を、より複雑
な周辺回路を必要とするような望ましくない程度にまで
は小さくせずに倍増される。ビット及びワード線の展開
ならびに特に関連する問題は表示も引用もされないので
、この解決方法は、非常に大きい記憶容量を有する記憶
装置の場合、最大規模の集積手法でも使用できない。

最小限の電力消費ならびに最大の集積密度で非常に大き
い記憶容量と極めて短かいアクセス時間とを得る記憶装
置が欧州特許出願第８１１０５１７１．９号に開示され
ている。この半導体記憶装置は、複数の部分的なワード
線すなわちセクタに分割されたワード線を含む。各々の
部分的なワード線はワードスイッチに接続され、ワード
線のすべてのワードスイッチは、第１及び第２のワード
制御線を介して選択・制御できる。

Ｄ９発明が解決しようとする問題点 このように、前述の不利点を回避する回路についての着
想が示唆されており、ワード線を複数の部分的なワード
線に分割し、かつ部分的なワード線ごとに個々に制御可
能なワード回路を挿入することにより、ワード線の実効
静電容量は分割しない場合の全体のワード線の実効静電
容量の１／Ｈに減小するが、この着想は、極めて大きい
記憶゛容量の記憶チップを必要とする場合、集積密度、
アクセス時間ならびに電力消費について更にかなりの改
善が必要である。

本発明の目的は、複数のサブマトリックスすなわちサブ
アレイに分割された静的または動的記憶セルを有し、そ
のワード線が複数の部分的なワード線すなわちセクタに
分割され１部分的なワード線の各々”が、ワード制御線
を介して選択・制御できるワードスイッチに接続されて
いるＶＬＳＩ該半導体記憶装置を、記憶密度、記憶容量
及び速度が大幅に増大されても、その全体的な電力消費
をかなり減小できるように改善することである。

Ｅ０問題点を解決するための手段（第１図）本発明の問
題点は、 チップ上に配列された部分的な記憶装置（サブアレイ）
、及び共通デコーダならびに周辺回路を有し、ワード線
が複数の部分的なワード線すなわちセクタに区分され、
かつ部分的なワード線の各々がワードスイッチに接続さ
れ、ワード線のすべてのワードスイッチが１つまたは複
数のワード制御線を介して選択・制御される半導体記憶
装置において、すべてのサブアレイ（ＳＡＩ〜５ＡＮ）
の同じ値（例えばビット１）のビット線対（ＢＯｌＢｌ
）を、論理ＯＲにより直接に書込み及び読取りの共通線
（ＲＢ及びＷＢすなわちＲ／ＷＢ）に接続し、更に、す
べてのサブアレイ（ＳＡＩ〜５ＡＮ）に共通す・るデー
タ入力及び出力回路（ＤＩとＤｏまたはＤＩＯ）に直接
に接続することにより解決される。

Ｆ６作用 チップ上の記憶マトリックスを多数のサブアレイすなわ
ち部分的なマトリックスに分割してサブアレイのワード
線の記憶セル数をデータビット数に対応させ、読取り及
び書込みスイッチを介してすべてのサブアレイのビット
線を相互接続することにより１選択されたサブアレイの
ワード線とビット線だけをトリガし、選択されなかった
サブアレイのビット線を切離す。従って、従来のシステ
ムと異なり、部分的な容量性充電しか必要としないので
、ドライバ電流と電力消電はずっと少なくなる。前記相
互接続の方法により、従来の配列よりも多くのスイッチ
ング素子は必要としない。前記ドライバ電流は、従来は
必要とした追加周辺回路なしで記憶装置全体がいくつか
の完全に部分的な記憶装置に分割されていた場合と同様
に節約できる。前軸のビット線の切離しにより、ビット
線の実効静電容量もＮを係数として減小される。Ｎが代
表的な値８．１６または３２の場合、電力消費は１のオ
ーダ以上減小できる。

Ｇ、実施例（第１図〜第４図） 第１図の記憶装置は、１つのシングル半導体チップ上に
設けられ、複数のサブアレイＳＡＩ〜ＳＡＮに分割され
ている。サブアレイのビット線対ＢＯ，Ｂｌの数は外部
データ入力及びデータ出力の数に対応する。また、サブ
アレイのビット線対の数は外部データ入力及び出力の数
の整数倍に相当する。入力でワードアドレスを受取るワ
ードデコーダＷＤＩＯは出力信号をワード線に直接にで
はなく、横方向のワード制御線ＷＢＩ〜ＷＢＮに供給す
る。これらのワード制御線は、個々のサブアレイＳＡＩ
〜ＳＡＮの間に配列されているワード線制御スイッチの
ベースに接続される。換言すれば、個々のサブアレイの
ワード線ＷＬはそれぞれインタフェースで割込まれ、ワ
ード線制御スイッチＷＳによりオンまたはオフに選択的
に切換えられる。なお、各々のサブアレイＳＡＩ〜ＳＡ
Ｎは縦方向の制御′１ＩＩＡＹＥ１〜ＹＥＮを含む。こ
れらの制御線はワード線制御スイッチのエミッタに接続
される。サブアレイＳＡＩ〜ＳＡＮの各々のワード線Ｗ
Ｌはそれぞれ、ワード線制御スイッチＷＳのコレクタに
接続される。横方向のワード制御線ＷＢがそれぞれ、す
べてのサブアレイＳＡＩ〜ＳＡＮに共同で使用される点
が特に重要である。

記憶チップの動作中、サブアレイＳＡＩ〜ＳＡＮのそれ
ぞれの１つのワード線ＷＬＬ、か選択されない。例えば
、サブアレイＳＡＩのワード線ＷＬ１は、サブアレイＳ
ＡＩのデコーダＤＳＡ２０からの制御信号ＹＥＩを介し
て負の制御パルスと、ワードデコーダＷＤＩＯからのワ
ード制御線ＷＢ１を介して正の制御パルスとにより選択
される。

従って、ワード線ＷＬＩに接続されているビット１〜８
のセル（Ｃ：）３０は同時にアドレス指定される。各々
のビット線対ＢＯ，Ｂ１には読取りトランジスタ対ＲＴ
が接続され、前置増幅器、ならびにビット１〜８の共通
読取り線ＲＢの切離し素子として作用する。読取りトラ
ンジスタＲＴのエミッタは対で各々のサブアレイＳＡＩ
〜ＳＡＮにある抵抗器Ｒを介してサブアレイＳＡＩ〜Ｓ
ＡＮの共通選択線に接続される。これらの共通選択線は
各々のサブアレイのデコーダＤＳＡから縦方向に伸びる
制御線に接続できる。

サブアレイＳＡＩのビット１の読取リトランジスタＲＴ
のコレクタ　−出力として作用する　−は、ビット１の
共通読取り線対ＲＢを介して、チップ上の他のすべての
サブアレイＳＡ２〜ＳＡＮのビット１の読取りトランジ
スタＲＴのコレクター　こＪｔらも出力として作用する
　−に接続される。読取りトランジスタＲＴとは別にビ
ット線対ＢＯ１Ｂ１には書込みスイッチトランジスタＷ
Ｔが接続され、ビット１〜８の共通書込み信号線ＷＢと
、それぞれのサブアレイＳＡＩ〜ＳＡＮの共通書込み選
択線５ＥＬＬ〜５ＥＬＮとを介して、サブアレイのデコ
ーダＤＳＡにより制御される。

書込まれるセル情報Ｏまたは１はビット１〜８の対応す
る共通書込み信号線ＷＢを介して印加される。これらの
書込み信号線は個々のサブアレイＳＡ１〜ＳＡＮのそれ
ぞれの書込みスイッチトランジスタＷＴのエミッタに接
続される。サブアレイのデコーダＤＳＡから縦方向に伸
びる選択線５ＥＬ１〜ＳＥＬは、各々のサブアレイＳＡ
Ｉ〜ＳＡＮにある共通線ＳＥＬと抵抗器Ｒ′とを介して
書込みスイッチトランジスタ対ＷＴのベースに接続され
る。動作により、それぞれの書込スイッチトランジスタ
ＷＴが線ＳＥＬ及び線５ＥＬ１〜５ＥＬＮを介して活性
化され、データ線ＷＢの書込み情報が、関連するデータ
ビット１〜８の対応するビット線ＢＯまたはＢ１に転送
される。すなわち。

０または１がそれぞれの選択されたセルに書込まれる。

共通読取り信号線ＲＢのビット１〜８の線はチップ上の
適切な位置で分岐され、各々のビット１〜８のデータ出
力回路Ｄｏに接続される。一般に比較的少数の外部デー
タ出力が使用されるので、比較的高価な中間増幅器とタ
ーミナル増幅器をデータ出力回路Ｄｏに使用できるから
、共通読取り信号線ＲＢの比較的重い容量性負荷にもか
かわらず、選択されたメモリセルＣの情報は非常に速く
外部データ出力に達する。記憶チップの面全体から見る
と、データ出力回路Ｄｏの費用は、たとえ使用するスイ
ッチング素子数が多くても無視できる。

同様に、共通書込み信号線ＷＢのビット１〜８の線は適
切な位置で分岐され、ビット１〜８の対応するデータ入
力回路ＤＩに接続される。データ入力回路も比較的複雑
な回路として設計され、共通書込み信号線ＷＢの比較的
大きい静電容量にもかかわらず、書込線の迅速なスイッ
チングを確保する。

前述のように、共通読取り信号線ＲＢと共通書込み信号
線ＷＢの各ビット１〜８の読取り及び書込み線は、すべ
てのサブアレイＳＡＩ〜ＳＡＮが共同で使用できる、す
なわち１例えばビット１の読取り線は、それぞれ読取り
スイッチＲＴを介して、各々のサブアレイＳＡＩ〜ＳＡ
Ｎのビット線対ＢＯ１Ｂ１と直接に相互接続される。こ
れは書込み線の場合にも同様に当てはまる。読取りまた
は書込み動作では、単に、選択されたサブアレイのワー
ド線とビット線が制御されるに過ぎないので、従来の記
憶装置とは異なり、容量性の再充電の必要性は部分的に
しか生じない。従って、必要なドライバ電流と電力消費
はずっと少なくなる。

読取り及び書込みスイッチＲＴ及びＷＴによるすベての
サブアレイのこのようなビット線相互接続により、従来
の記憶装置構成と異なり、追加のスイッチング素子は不
要である。記憶装置全体が、各々の部分的な記憶装置の
周辺回路数を増加せずに、複数のより小さい記憶装置に
分割された場合のようにドライバ電流が節約される。読
取り及び書込みスイッチにより選択されないサブアレイ
からのビット線を切離すことにより、ビット線の実効静
電容量がＮを係数として減小され、代表的なＮの値８．
１６または３２の場合、電力消費は１のオーダ以上減小
できる。共通読取り及び書込み線方式は、ごく僅かな電
流しかこれらの線を流れないので、極めて小さい面しか
必要としない。確実な動作のための周辺回路数は、関連
する空間をあまり必要とせずに増加できる。

第２図は、１つのチップ上に記憶装置を形成するサブア
レイＳＡＩ〜５Ａ１６を有する大幅に簡略化した基本図
である。この図面では、本発明による原理の高度の多様
性を強調するため、読取りスイッチ、書込みスイッチ及
びビット線対が省略されている。個々のサブアレイＳＡ
Ｉ〜５Ａ１６の下にビット１〜８の共通読取信号線ＲＢ
と共通書込み信号線ＷＢが描かれている。ビット１〜８
のデータ入力回路ＤＩ、及びビット１〜８のデータ出力
回路Ｄｏが本例ではそれぞれの共通読取り信号線ＲＢと
共通書込み信号線ＷＢへの別個の回路として、それぞれ
接続されている。第２図に示すように、これらのデータ
入力及び出力回路ＤＩ及びＤｏはチップ上のかなりの多
様性を伴なって配列できる。再分割はサブアレイＳＡＩ
〜５ＡＩ６の再分割の倍数でなくてもよい。従って１例
えば、補助電圧ソース、基準回路、クロック回路のよう
な特異な周辺回路をチップ上のデータ回路の間に最良の
方法で配列することができる。本発明の記憶チップ構・
成がほぼモジュール構造を可能にする点が重要な利点で
ある。これは、例えば、異なった寸法の記憶アレイ、い
わゆる埋込み式の記憶アレイが実現されることになれば
、非常に有利である。このモジュール構造により、大幅
に異なった記憶容量（例えば５１２Ｘ８．２ＫＸ８．８
ＫＸ８．５１２Ｘ１６等）が、同一の回路レイアウトと
同一の物理レイアウトで実現できる。

第３図は、ワード線スイッチにより分離された複数のサ
ブアレイＳＡＩ〜ＳＡＮから成るチップ上の記憶装置の
もう１つの実施例の最初の２つのサブアレイＳＡＩ及び
ＳＡ２だけを示す。これらのサブアレイは、ワードアド
レスが供給されるワードデコーダＷＤと対応するアドレ
スも供給されるサブアレイＤＳＡのデコーダとを介して
順次制御される。デコーダ自身はＸ方向に伸びるワード
制御線ＷＢＩ及びＷＢ２を介して、サブアレイＳＡ１及
びＳＡ２にある対応するワードスイッチＷＳにそれぞれ
接続される。ワード制御線ＷＥＩ及びＷＦ２ならびに読
取り選択線Ｒ８及び書込み選択線ＷＲ８はサブアレイの
デコーダＤＳＡからＹ方向に伸びる。第３図の回路構成
の実施例では、共通読取り及び書込み線は、第１図と異
なり共通線ＲＢ／ＷＢの半分しか必要としないように構
成されている。サブアレイのデコーダＤＳＡにより。

サブアレイＳＡＩまたはＳＡ２が選択されて読取りまた
は書込素子がそれぞれ活性化される。読取り動作では、
それぞれ選択されたサブアレイの読取りトランジスタＲ
Ｔは読取選択線Ｒ３上の負パルスにより活性化され、ワ
ード線ＷＬのメモリセルＣの読取り信号は共通データ線
Ｓ○、ＳＩに転送される。

書込み動作では、共通電圧ソースＩＷＧにより供給され
るビット線電流ソースＩＷは、サブアレイのデコーダＤ
ＳＡからの書込み選択線ＷＲ８の負の書込み選択パルス
により接続される。０が、例えばメモリセルＣ１に書込
まれる場合、ビット線ＢＯの書込み電流ＩＷはメモリセ
ルＣ１に流入するのに対し、ビット線Ｂ１の書込み電流
ＩＷはＮＰＮトランジスタＴＢＩのコレクタ・ベース・
ダイオードまたはショットキー・ダイオードを介して共
通データ線ＳＩの負信号により生じる。また、この回路
構成には、データ出力ＤＯＩ及びＤｏ２、ならびにデー
タ入力ＤＩ２及びＤＩＩの組合せによるデータ入出力回
路ＤＩ○１及び２が含まれる。更に、十分に大きい書込
み信号が供給されるので、一般に書込みスイッチの増幅
器機能は不要である。

第４図は想定した辺の長さが５．４Ｘ６．８ｎｗｎのチ
ップ」二の種々の素子の実際の寸法を表わす。

上辺で制御回路Ｃは左側に配置され、ワードデコーダＷ
Ｄはその右側に配置されている。その下に、例えば各々
が５１２Ｘ８のメモリセルを有する１６個のサブアレイ
ＳＡ１〜１６が縦に配置されている。個々のサブアレイ
の間に、破線の順序で、ワード線スイッチとサブアレイ
のデコーダＤＳＡの選択線とが配置されている。左側の
縦のフィールドにはデータ入力及び出力回路ＤＩ及びＤ
ｏがあるのに対し、読取り／書込みスイッチＲ８及びＷ
Ｓは、本例では、サブアレイのデコーダＤＳＡに直接に
設けられている。このように、この記憶チップは８ＫＸ
８ビツト、すなわち６４にビットの記憶容量を有する。

周辺回路に必要な面を小さくできる第１の理由は、新し
いサブアレイ構成により電力消費がかなり節約されるこ
とである。電流の減少により、共通線及び他の制御線の
面ならびに周辺回路の面は非常に小さく保持てきるので
、図面上には現われない。

Ｈ，発明の効果 チップ」二の集積密度及び記憶容量の増加に、ピコ秒な
らびに真にナノ秒のオーダの読取り及び書込み速度のか
なりの増大の場合、従来の記憶構造ではふつう電力消費
が大幅に増すが、本発明ではこのような傾向が一変する
。特に、メガビットのオーダの大きい記憶容量を有する
記憶装置が、本発明により始めて、最も短かいアクセス
時間と最小限の電力消費でチップ」二に実現できる。

【図面の簡単な説明】

第１図はチップ」二に設けられ、複数のサブアレイに分
割された記憶装置の全体的な詳細図、第２図はデータ入
出力回路の配列のかなりの多様性を表わす簡略化された
ブロック図、第３図は共通読取り及び書込み線が組込ま
れている場合のチップ−にに配列されたサブアレイを有
する記憶装置の実施例を示す図、第４図は１６のサブア
レイ、関連デコーダ及び周辺回路を有する記憶チップで
各素子の配置関係を表わす図である。 １０・・・・ＷＤ、２０・・・・ＤＳＡ、３０・・・・
セル。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 復代理人　弁理士　合　１）　潔 紀樟千、プ玉の各素手り配賓崗係 第４図 ｌ

Claims (1)

1. 【特許請求の範囲】 チップ」二に配列された部分的な記憶サブアレイ、及び
   共通デコーダ並びに周辺回路を有し、ワード線が複数の
   部分的なワード線に区分され、かつ部分的なワード線の
   各々がワードスイッチに接続され、ワード線のすべての
   ワードスイッチが１つまたは複数のワード制御線を介し
   て選択・制御される半導体記憶装置であって、 すべての記憶サブアレイ（ＳＡＩ〜５ＡＮ）の同じビッ
   ト位置（例えばビット１）のビット線対（ＢＯｌＢｌ）
   を、論理ＯＲにより直接に書込み及び読取りの共通線（
   ＲＢとＷＢまたはＲ／ＷＢ）に接続し、更に、すべての
   記憶サブアレイ（ＳＡ１〜５ＡＮ）に共通するデータ入
   力及び出力回路（ＤＩとＤｏまたはＤＩＯ）に直接に接
   続することを特徴とする半導体記憶装置。