JPS60246152A - デ−タ交換処理方式 - Google Patents
デ−タ交換処理方式Info
- Publication number
- JPS60246152A JPS60246152A JP59102890A JP10289084A JPS60246152A JP S60246152 A JPS60246152 A JP S60246152A JP 59102890 A JP59102890 A JP 59102890A JP 10289084 A JP10289084 A JP 10289084A JP S60246152 A JPS60246152 A JP S60246152A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- information
- bits
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title abstract description 21
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000003672 processing method Methods 0.000 claims description 7
- 238000009825 accumulation Methods 0.000 claims description 2
- 238000012546 transfer Methods 0.000 abstract description 6
- 238000013500 data storage Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（差業上の利用分野）
本発ＢＡＦ′ｉデータ交換処理方式、特尺伝送開始フラ
グに続いて制御情報を含むブロック伝送の処理を行なう
データ交換処理方式に関する。
グに続いて制御情報を含むブロック伝送の処理を行なう
データ交換処理方式に関する。
（従来の技術）
従来、メツセージ交換やパケット交換のごとく、ブロッ
クにしたデータを取扱うデータ交換においては、受信さ
れる複数のブロックデータをそれぞれ例えば４バイト長
のごとく一定のと、トの蓄積回路に一時的に蓄積し、こ
れらの蓄積回路にデータが満されるごとに例えば王ｍｅ
憶装置の指定した場所に転送して記憶する。そこで中央
処理装ｆｌｉＶｉそれぞれの受信データが主記憶装殺の
中で所定量に達すると、受信記憶データの最初の制御情
報を構成している複数ビットを秋出し、入力分析処理を
行なって判定したイベント情報を読出した制御情報に代
えて記憶させ次の処理に備える。
クにしたデータを取扱うデータ交換においては、受信さ
れる複数のブロックデータをそれぞれ例えば４バイト長
のごとく一定のと、トの蓄積回路に一時的に蓄積し、こ
れらの蓄積回路にデータが満されるごとに例えば王ｍｅ
憶装置の指定した場所に転送して記憶する。そこで中央
処理装ｆｌｉＶｉそれぞれの受信データが主記憶装殺の
中で所定量に達すると、受信記憶データの最初の制御情
報を構成している複数ビットを秋出し、入力分析処理を
行なって判定したイベント情報を読出した制御情報に代
えて記憶させ次の処理に備える。
（発明が解決しようとする問題点）
この処理方法は送受信におけるデータの喪失を避けるた
め、前記の俵数の一定ビットの蓄積回路とデータ記憶装
置との間のデータ転送処理を優先的に実行し、その合間
を縫って制御情報の処理を行なっているので、その処理
の中断に遭遇して、記憶装置への退避吟の面倒な処理と
その分の時間を喪すると云う欠点がある。
め、前記の俵数の一定ビットの蓄積回路とデータ記憶装
置との間のデータ転送処理を優先的に実行し、その合間
を縫って制御情報の処理を行なっているので、その処理
の中断に遭遇して、記憶装置への退避吟の面倒な処理と
その分の時間を喪すると云う欠点がある。
（問題点を解決するための手段）
本発明は上記の問題点を解決するため、受信データに含
まれる制御情報が一時蓄積回路に蓄積されると、ハード
ウェア手段により直ちに制御情報の分析を行ない、この
制御情報の代りにイベント情報を受信データ自答の記憶
に先立って主記憶装置にＩＣ記憶することにより、プロ
グラムによる処理時間を短縮できるデータ交換処理方式
であって、ブロック伝送を行なうデータ交換処理機構に
おいて、複数のｍビットからなる情報を記憶する記憶手
段と、受信データをｎ（０５ｍ）ビット単位で一時蓄積
する蓄積手段と、受信されたフラグシーケンス（開始フ
ラグ）に続いて前記蓄積手段に一時蓄積されたｍビット
の情報と前記記憶手段のｍビットの情報との一致を検出
する比較手段と、この比較手段で一致が得られたときこ
の情報に対応するイベント情報を主記憶装置の所定の位
ｉｉに記憶する書込み手段とを含んで構成される。
まれる制御情報が一時蓄積回路に蓄積されると、ハード
ウェア手段により直ちに制御情報の分析を行ない、この
制御情報の代りにイベント情報を受信データ自答の記憶
に先立って主記憶装置にＩＣ記憶することにより、プロ
グラムによる処理時間を短縮できるデータ交換処理方式
であって、ブロック伝送を行なうデータ交換処理機構に
おいて、複数のｍビットからなる情報を記憶する記憶手
段と、受信データをｎ（０５ｍ）ビット単位で一時蓄積
する蓄積手段と、受信されたフラグシーケンス（開始フ
ラグ）に続いて前記蓄積手段に一時蓄積されたｍビット
の情報と前記記憶手段のｍビットの情報との一致を検出
する比較手段と、この比較手段で一致が得られたときこ
の情報に対応するイベント情報を主記憶装置の所定の位
ｉｉに記憶する書込み手段とを含んで構成される。
（実施例）
第１図は本発明の一実施例を示すプロ、り図で、データ
交換処理方式のうち本発明の説明に必要な機能のみを示
しである。図において、通信回線に接続された受傷回路
（Ｒｈ、Ｃ）１と、その出力をｎビット単位で一時蓄積
するバッファメモ！ｊ（ＢＭ）２と、例えば１２８種の
ｍビットからなる情報と、この情報に対応する中央処理
装置での処理上のイベント情報とを対にして記憶する保
持メモ！ｊ（ＨＭ）３と、バッファメモリ２に蓄積され
た最初のｍビットと保持メモリ３０ｍビットとの一致を
検出する比較回路（ＣＯＭＦ）４と、この比較回路４で
一致を得た時に、その保持メモリ３の書込まれている位
置からイベント情報を読込み、主記憶装置（ＭＭ）８に
このイベント情報を送出するイベント送出回路（ｇｓ）
５と、以上の各機能回路を制御する制御回路（ＣＯＮＴ
）６とから構成された受信制御系が、中央処理装置ｉｔ
、（ＣＰＵ ） ７のバスに接続されている。なお主記
憶装置８もまたこのバスに接続されている。さらに図示
されていないが、複数の前記受信制御系ならびに複数の
送信制御系もまた前記バスに接続される。
交換処理方式のうち本発明の説明に必要な機能のみを示
しである。図において、通信回線に接続された受傷回路
（Ｒｈ、Ｃ）１と、その出力をｎビット単位で一時蓄積
するバッファメモ！ｊ（ＢＭ）２と、例えば１２８種の
ｍビットからなる情報と、この情報に対応する中央処理
装置での処理上のイベント情報とを対にして記憶する保
持メモ！ｊ（ＨＭ）３と、バッファメモリ２に蓄積され
た最初のｍビットと保持メモリ３０ｍビットとの一致を
検出する比較回路（ＣＯＭＦ）４と、この比較回路４で
一致を得た時に、その保持メモリ３の書込まれている位
置からイベント情報を読込み、主記憶装置（ＭＭ）８に
このイベント情報を送出するイベント送出回路（ｇｓ）
５と、以上の各機能回路を制御する制御回路（ＣＯＮＴ
）６とから構成された受信制御系が、中央処理装置ｉｔ
、（ＣＰＵ ） ７のバスに接続されている。なお主記
憶装置８もまたこのバスに接続されている。さらに図示
されていないが、複数の前記受信制御系ならびに複数の
送信制御系もまた前記バスに接続される。
次にこの実施例の動作について説明を進めると、例えば
フラグシーケンスが１バイトから構成されていると、受
４Ｍ回路１は少なくとも１バイト長のデータ蓄積回路を
有していて、経続的に送られてい来る７ラグシーケンス
をこのデータ蓄積回路に読込んで、フラグシーケンスの
同期を取っている。
フラグシーケンスが１バイトから構成されていると、受
４Ｍ回路１は少なくとも１バイト長のデータ蓄積回路を
有していて、経続的に送られてい来る７ラグシーケンス
をこのデータ蓄積回路に読込んで、フラグシーケンスの
同期を取っている。
そこで受信回路１は入力がフラグシーケンスである間は
この情報をバッファメモリ２には送らず、フラグシーケ
ンスでないパターン（データ）がデータ蓄積回路ＶＣ蓄
積されると初めてこのデータを１バイト単位で、バッフ
ァメモリ２に送る。この時受信回路１は同時圧制御回路
６に、最初のデータが受信されたことを伝える。次いで
バッファメモリ２は順次送られてくるデータを蓄積し、
そのデータが予め指定されているｍビット（例えば２バ
イト）になると、制御回路６にｍビットの蓄積がなされ
たことを伝える。制御回路６は直ちにこのｍビ、トを比
較回路４に胱取らせると共に、保持メモリ３のｍビット
単位の複数の情報を順次がし出して、比較回路４に与え
る。比較回路４は両用ビットの入力を比較して、−玖を
見ると匍ｊ御回路６に一致を伝えて、保持メモリ３から
の次の情報の耽出しを停止δせると共に、イベント送出
（ロ）路にも一致したことを伝える。そこでイベント送
出回路５は保持メモリ３から、一致ケ児だｍビットの情
報に対応して記憶されているイベント情報を読取る。次
いで制御回路６は予め中央処理装置７から指定されてい
る主ｍｅ憶装置８の所定の場所に、このイベント情報を
転送する。以上のｍビットの蓄＠児了からイベント情報
ｒ主記憶装置８に転送するまでの動作は、縦、てハード
ウェアで実施されるので、データ受信速度が例えば４８
キロビット／秒であれは、ｍビットに続く１バイトの到
来を待つことなく終了できる。更にデータ受信速度が高
速になった場合でも、バッファメモリの容ｆｔｎをｎ）
ｍとすることにより容易に処理できる０さてｍビ、ト以
降にバッファメモリ２に蓄積された受信データが、バッ
ファメモｌＪ２に満杯のｎビ。
この情報をバッファメモリ２には送らず、フラグシーケ
ンスでないパターン（データ）がデータ蓄積回路ＶＣ蓄
積されると初めてこのデータを１バイト単位で、バッフ
ァメモリ２に送る。この時受信回路１は同時圧制御回路
６に、最初のデータが受信されたことを伝える。次いで
バッファメモリ２は順次送られてくるデータを蓄積し、
そのデータが予め指定されているｍビット（例えば２バ
イト）になると、制御回路６にｍビットの蓄積がなされ
たことを伝える。制御回路６は直ちにこのｍビ、トを比
較回路４に胱取らせると共に、保持メモリ３のｍビット
単位の複数の情報を順次がし出して、比較回路４に与え
る。比較回路４は両用ビットの入力を比較して、−玖を
見ると匍ｊ御回路６に一致を伝えて、保持メモリ３から
の次の情報の耽出しを停止δせると共に、イベント送出
（ロ）路にも一致したことを伝える。そこでイベント送
出回路５は保持メモリ３から、一致ケ児だｍビットの情
報に対応して記憶されているイベント情報を読取る。次
いで制御回路６は予め中央処理装置７から指定されてい
る主ｍｅ憶装置８の所定の場所に、このイベント情報を
転送する。以上のｍビットの蓄＠児了からイベント情報
ｒ主記憶装置８に転送するまでの動作は、縦、てハード
ウェアで実施されるので、データ受信速度が例えば４８
キロビット／秒であれは、ｍビットに続く１バイトの到
来を待つことなく終了できる。更にデータ受信速度が高
速になった場合でも、バッファメモリの容ｆｔｎをｎ）
ｍとすることにより容易に処理できる０さてｍビ、ト以
降にバッファメモリ２に蓄積された受信データが、バッ
ファメモｌＪ２に満杯のｎビ。
）Ｋ達すると、制御回路６は最初のｍビットを除いた残
シのｎ−ｍビットを、予め指定されている主記憶装置８
の所定の場＆に転送する。このあと制御回路６は従来行
なはれている方法と同じに、バックアメモリ２が満杯に
なる毎に、前に転送したデータに絖けてデータブロック
の終夛まで、主記憶装置８にデータの転送を続ける。
シのｎ−ｍビットを、予め指定されている主記憶装置８
の所定の場＆に転送する。このあと制御回路６は従来行
なはれている方法と同じに、バックアメモリ２が満杯に
なる毎に、前に転送したデータに絖けてデータブロック
の終夛まで、主記憶装置８にデータの転送を続ける。
なお、以上の実施例では保持メモリ２にｍビットの情報
と、この情報に対応するイベント情報を対にして記憶さ
せ、イベント送出回路５でこのイベント情報を読込むも
のとしたが、保持メモリ２にはイベント情報を記憶させ
ず、制御装ａｉ６からアドレスを順次指定して保持メモ
リのｍビットの情報を挽出させ、比較回路４で一致を見
た時のアドレスをイベント送出回路に伝えて、との送出
回路でアドレスとイベント情報の対応テーブルからイベ
ント情報を読取らせることもできる。
と、この情報に対応するイベント情報を対にして記憶さ
せ、イベント送出回路５でこのイベント情報を読込むも
のとしたが、保持メモリ２にはイベント情報を記憶させ
ず、制御装ａｉ６からアドレスを順次指定して保持メモ
リのｍビットの情報を挽出させ、比較回路４で一致を見
た時のアドレスをイベント送出回路に伝えて、との送出
回路でアドレスとイベント情報の対応テーブルからイベ
ント情報を読取らせることもできる。
なおまた、データの最初のｍビットの制御情報とイベン
ト情報との対応は、処理プログラム作成時、あるいはそ
の更新時に決められているので、主記憶装置への処理７
′ログラムの格納に続いて、保持メモリまたはイベント
送出回路に中央処理装置から、バス経由でに憶保持させ
ることもできる０（発明の効果） 以上詳細に説明したとおり本発明によれば、全受信ブロ
ックデータの受信が終了した時点には、ＩｋＫこのブロ
ックデータに対するイベント情報が入手されているので
、中央処理装置は直ちにイベントで決められているタマ
ク処理を行なうことができ、中央処理′＆置の処理能力
を高め、高速データ伝送に有効な処理方式を提供すると
云う効果がある。
ト情報との対応は、処理プログラム作成時、あるいはそ
の更新時に決められているので、主記憶装置への処理７
′ログラムの格納に続いて、保持メモリまたはイベント
送出回路に中央処理装置から、バス経由でに憶保持させ
ることもできる０（発明の効果） 以上詳細に説明したとおり本発明によれば、全受信ブロ
ックデータの受信が終了した時点には、ＩｋＫこのブロ
ックデータに対するイベント情報が入手されているので
、中央処理装置は直ちにイベントで決められているタマ
ク処理を行なうことができ、中央処理′＆置の処理能力
を高め、高速データ伝送に有効な処理方式を提供すると
云う効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・・・・受信回路（几ＥＣ）、２・・・・・・バ
ッファメモリ（ＢＭ）、３・・・・・・保持メモリ（Ｈ
Ｍ）、４・・・・・・比較回路（ＣＯＭＦ）、５・・・
・・・イベント送出回路（ＥＳ）、６・・・・・・制御
回路（ＣＯＮ’Ｊ”＞、７・・・・・・中央処理装置（
ＣＰＵ）、８・・・両生記憶装置ＣＭＭ）。 代理人 弁理士 内 原 普 ＼／ 第１図
ッファメモリ（ＢＭ）、３・・・・・・保持メモリ（Ｈ
Ｍ）、４・・・・・・比較回路（ＣＯＭＦ）、５・・・
・・・イベント送出回路（ＥＳ）、６・・・・・・制御
回路（ＣＯＮ’Ｊ”＞、７・・・・・・中央処理装置（
ＣＰＵ）、８・・・両生記憶装置ＣＭＭ）。 代理人 弁理士 内 原 普 ＼／ 第１図
Claims (1)
- ブロック伝送を行なうデータ交換処理方式において、複
数のｍビットからなる情報を記憶する記憶手段と、受信
データをｎ（ｎ５ｍ）ビット単位で一時蓄積する蓄積手
段と、受信したフラグシーケンス（−始フラグ）Ｋ続い
て前記蓄積手段に一時蓄積したｍビットの情報と前記記
憶手段のｍビットの情報との一致を検出する比較手段と
、この比較手段で一致が得られたときこの情報に対応す
るイベント情報を主記憶装置の所定の位置に記憶する薔
込み手段とを含むことを特徴とするデータ交換処理方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102890A JPS60246152A (ja) | 1984-05-22 | 1984-05-22 | デ−タ交換処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102890A JPS60246152A (ja) | 1984-05-22 | 1984-05-22 | デ−タ交換処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246152A true JPS60246152A (ja) | 1985-12-05 |
Family
ID=14339454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102890A Pending JPS60246152A (ja) | 1984-05-22 | 1984-05-22 | デ−タ交換処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221760A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | データ捕獲装置 |
| US6996326B2 (en) | 1999-12-22 | 2006-02-07 | Matsushita Electric Industrial Co., Ltd. | Data recording apparatus and data recording method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152752A (en) * | 1981-03-18 | 1982-09-21 | Oki Electric Ind Co Ltd | Packet editing system |
-
1984
- 1984-05-22 JP JP59102890A patent/JPS60246152A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152752A (en) * | 1981-03-18 | 1982-09-21 | Oki Electric Ind Co Ltd | Packet editing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221760A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | データ捕獲装置 |
| US6996326B2 (en) | 1999-12-22 | 2006-02-07 | Matsushita Electric Industrial Co., Ltd. | Data recording apparatus and data recording method |
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