JPS6024616B2 - 同期制御方式 - Google Patents
同期制御方式Info
- Publication number
- JPS6024616B2 JPS6024616B2 JP55024705A JP2470580A JPS6024616B2 JP S6024616 B2 JPS6024616 B2 JP S6024616B2 JP 55024705 A JP55024705 A JP 55024705A JP 2470580 A JP2470580 A JP 2470580A JP S6024616 B2 JPS6024616 B2 JP S6024616B2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- pattern
- signal
- predetermined number
- determined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Facsimile Transmission Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は一定パターンの信号を複数回送出し、その間に
フレーム同期をとる簡単な構成の同期制御方式に関する
ものである。
フレーム同期をとる簡単な構成の同期制御方式に関する
ものである。
従釆、伝送データ、たとえばファクシミリの画情報を伝
送する場合、受信側でフレーム同期をとるため、第１図
に示すような一定のパターンＭｏを１０回送り続いてＭ
ｏを反転したＭｏを２回送り、その後データフレームが
開始される。
送する場合、受信側でフレーム同期をとるため、第１図
に示すような一定のパターンＭｏを１０回送り続いてＭ
ｏを反転したＭｏを２回送り、その後データフレームが
開始される。
一定パターン地は代表的な１５ビットのランダムパター
ンとして、たとえば“０００１００１１０１０１１１ｒ
が用いられる。このパターンを受信側でシフトレジスタ
に記録し、Ｍｏの基準パターンと比較し距離の最４・の
時点を検出して受信地パターンを判定し、これと１５ビ
ットの距離を有するＭｏパターンを２回検出した点がフ
レーム同期点となる。この構成はかなり複雑なものとな
り、とくにデータ開始時点にフェーデングやバーストノ
イズが存在した場合の同期引込を行なう回路を導入する
と非常に複雑なものとなる。本発明の目的は一定パター
ンの信号を複数回送出し、その間にフレーム同期をとる
簡単な構成の同期制御方式を提供することである。
ンとして、たとえば“０００１００１１０１０１１１ｒ
が用いられる。このパターンを受信側でシフトレジスタ
に記録し、Ｍｏの基準パターンと比較し距離の最４・の
時点を検出して受信地パターンを判定し、これと１５ビ
ットの距離を有するＭｏパターンを２回検出した点がフ
レーム同期点となる。この構成はかなり複雑なものとな
り、とくにデータ開始時点にフェーデングやバーストノ
イズが存在した場合の同期引込を行なう回路を導入する
と非常に複雑なものとなる。本発明の目的は一定パター
ンの信号を複数回送出し、その間にフレーム同期をとる
簡単な構成の同期制御方式を提供することである。
前記目的を達成するため、本発明の同期制御方式は所定
のビット個数から成る一定パターンの信号を複数回送出
し、受信側で該パターン信号を検出してフレーム同期を
とる同期制御方式において、データプロセッサと、該一
定パターンに関連して定まる値を格納したパターン定数
格納部と、受信データを蓄積するシフトレジスタと、指
定した個数のビットを該シフトレジスタが受信したとき
に該データプロセッサに割込みをかける回路とを具え、
該データプロセッサは受信信号を所定のビット個数で区
切ったビット列をつくり、該ビット列をアドレスに用い
て該パターン定数格納部にアクセスし、該パターン定数
格納部から該受信信号に生じている前記一定パターンよ
りの位相ずれビット数を抽出し、連続受信した信号から
同一の位相ずれビット数が所定回以上抽出されたことに
より同期信号受信を判別し、譲位相ずれビット数と該所
定のビット個数より定まる値を前記回路に指示して、受
信信号における一定パターンの区切りの位相で割込みを
かけるようにしたことを特徴とするものである。
のビット個数から成る一定パターンの信号を複数回送出
し、受信側で該パターン信号を検出してフレーム同期を
とる同期制御方式において、データプロセッサと、該一
定パターンに関連して定まる値を格納したパターン定数
格納部と、受信データを蓄積するシフトレジスタと、指
定した個数のビットを該シフトレジスタが受信したとき
に該データプロセッサに割込みをかける回路とを具え、
該データプロセッサは受信信号を所定のビット個数で区
切ったビット列をつくり、該ビット列をアドレスに用い
て該パターン定数格納部にアクセスし、該パターン定数
格納部から該受信信号に生じている前記一定パターンよ
りの位相ずれビット数を抽出し、連続受信した信号から
同一の位相ずれビット数が所定回以上抽出されたことに
より同期信号受信を判別し、譲位相ずれビット数と該所
定のビット個数より定まる値を前記回路に指示して、受
信信号における一定パターンの区切りの位相で割込みを
かけるようにしたことを特徴とするものである。
以下本発明を実施例につき詳述する。
本発明の原理を説明すると、送信側から１５ビットで構
成した一定のパターンを持つ信号Ｍｏを複数回送出した
場合、受信側では送信側のＭｏパターンのままの位相で
受信されるとは限らないし、誤りビットが発生している
ことも考えられる。
成した一定のパターンを持つ信号Ｍｏを複数回送出した
場合、受信側では送信側のＭｏパターンのままの位相で
受信されるとは限らないし、誤りビットが発生している
ことも考えられる。
受信データを１５ビット（または８ビットと７ビット）
で受信した場合一般的には恥パターンからｎビットずれ
たＭルャターンが受信される。このＭｎパターンをデー
タプロセッサに送り鳩パターンとの位相ずれビット数ｎ
とＭｏ／ｆターンよりの誤りビット数を抽出する。この
場合のビット誤りは２ビットまで検出される。このｎが
一定でビット誤りが２ビット以下のＭｎ信号が連続３回
得られた時、ｎによりＭｏパターンの区切りを判定する
ものである。すなわち、ｎ＝１，２，３，……，１４で
あれば、受信したＭｎパターン上にはそれぞれ、１５−
ｎ＝１４，１３，１２，……，１ビット目に鳩パターン
の区切りがくる。
で受信した場合一般的には恥パターンからｎビットずれ
たＭルャターンが受信される。このＭｎパターンをデー
タプロセッサに送り鳩パターンとの位相ずれビット数ｎ
とＭｏ／ｆターンよりの誤りビット数を抽出する。この
場合のビット誤りは２ビットまで検出される。このｎが
一定でビット誤りが２ビット以下のＭｎ信号が連続３回
得られた時、ｎによりＭｏパターンの区切りを判定する
ものである。すなわち、ｎ＝１，２，３，……，１４で
あれば、受信したＭｎパターン上にはそれぞれ、１５−
ｎ＝１４，１３，１２，……，１ビット目に鳩パターン
の区切りがくる。
この区切りの次のパターンがＭｏパターンであり、この
Ｍｏパターンが連続２回検出されることを確認する。こ
のように、前記ｎに対応するビット数を指示してデータ
プロセッサに割込みをかけるようにすることにより、フ
レーム同期に入ることができるものである。第２図は本
発明の実施例の構成を示す説明図であり、本岡期方式を
適用した信号受信回路を示す。
Ｍｏパターンが連続２回検出されることを確認する。こ
のように、前記ｎに対応するビット数を指示してデータ
プロセッサに割込みをかけるようにすることにより、フ
レーム同期に入ることができるものである。第２図は本
発明の実施例の構成を示す説明図であり、本岡期方式を
適用した信号受信回路を示す。
前述のとおり、送信側からフレーム同期を行なうため、
第１図の１５ビットのＭｏパターン“０００１００１１
０１０１１１１”をｌｍ回線返し、これに２回のＭｏが
後続しデータに先行して送出される。受信側では、この
受信データ（ＲＤ）がシフトレジスタ４に８ビットと７
ビットの２回に分けられ、所定タイミング（ＲＴ）によ
り格納される。シフトレジスタ４に最初に蓄積されるデ
ータの長さ、すなわち上述の８ビットを示すデータプロ
セッサをＣＰＵＩの出力端Ｄｏ〜Ｄ３よりカウンタ５に
与えてカウントし、その桁上げ信号（ＣＲＹ）がＣＰＵ
Ｉに割込むことでシフトレジスタ４の並列出力Ｑ＾〜Ｑ
Ｈをスリーステートゲート３に入れ、ここでアドレスデ
コーダ２からのアドレス制御により高インピーダンス状
態から低インピーダンス状態に切替え、ＣＰＵＩに送っ
て読取らせる。続いて次に受信する７ビットを示すデー
タをＣＰＵＩの出力端Ｄｏ〜Ｄ３よりカウンタ５に与え
、同様の手順でＣＰＵＩに読取らせ、前記の８ビットと
合成することで１５ビットのデータとして受信する。こ
の１５ビットのデータをＣＰＵＩよりのアドレス線Ａ。
〜Ａ，５に供給してアドレスデコーダ２により固定メモ
リ（ＲＯＭ）７にアクセスする。ＲＯＭ７からはＭｏパ
ターンからのずれを示す値を議出しデータバスを介して
ＣＰＵＩに送る。このように、ＣＰＵＩはシフトレジス
タ４の並列出力Ｑ＾〜ＱＨを議出し、ＲＯＭ７に格納さ
れている位相ずれビット数ｎ、すなわちＭｏパターン系
列とアドレスに使用された受信パターンとのずれ（ｎ）
を抽出し、またその誤りビット数をチェックして２ビッ
ト以下の誤りビットは公知の誤り訂正方法で訂正する。
続いて、受信した次のＭｎパターンに対し同様の処理す
なわち位相ずれビット数ｎの検出とその誤りビット数の
チェックが行なわれる。
第１図の１５ビットのＭｏパターン“０００１００１１
０１０１１１１”をｌｍ回線返し、これに２回のＭｏが
後続しデータに先行して送出される。受信側では、この
受信データ（ＲＤ）がシフトレジスタ４に８ビットと７
ビットの２回に分けられ、所定タイミング（ＲＴ）によ
り格納される。シフトレジスタ４に最初に蓄積されるデ
ータの長さ、すなわち上述の８ビットを示すデータプロ
セッサをＣＰＵＩの出力端Ｄｏ〜Ｄ３よりカウンタ５に
与えてカウントし、その桁上げ信号（ＣＲＹ）がＣＰＵ
Ｉに割込むことでシフトレジスタ４の並列出力Ｑ＾〜Ｑ
Ｈをスリーステートゲート３に入れ、ここでアドレスデ
コーダ２からのアドレス制御により高インピーダンス状
態から低インピーダンス状態に切替え、ＣＰＵＩに送っ
て読取らせる。続いて次に受信する７ビットを示すデー
タをＣＰＵＩの出力端Ｄｏ〜Ｄ３よりカウンタ５に与え
、同様の手順でＣＰＵＩに読取らせ、前記の８ビットと
合成することで１５ビットのデータとして受信する。こ
の１５ビットのデータをＣＰＵＩよりのアドレス線Ａ。
〜Ａ，５に供給してアドレスデコーダ２により固定メモ
リ（ＲＯＭ）７にアクセスする。ＲＯＭ７からはＭｏパ
ターンからのずれを示す値を議出しデータバスを介して
ＣＰＵＩに送る。このように、ＣＰＵＩはシフトレジス
タ４の並列出力Ｑ＾〜ＱＨを議出し、ＲＯＭ７に格納さ
れている位相ずれビット数ｎ、すなわちＭｏパターン系
列とアドレスに使用された受信パターンとのずれ（ｎ）
を抽出し、またその誤りビット数をチェックして２ビッ
ト以下の誤りビットは公知の誤り訂正方法で訂正する。
続いて、受信した次のＭｎパターンに対し同様の処理す
なわち位相ずれビット数ｎの検出とその誤りビット数の
チェックが行なわれる。
そうして、連続３回同一位相ずれのデータが検出される
と、位相ずぜビット数ｎに関連するＭｏパターンの区切
りまでのビット数（１５−ｎ）を出力端Ｄｏ〜Ｄ３より
カウンタ５に与えてカウントさせ、受信データ（ＲＤ）
の本釆のＭｏパターンの区切り位置を判定し、受信デー
タ（ＲＤ）の位相補正を行なう。
と、位相ずぜビット数ｎに関連するＭｏパターンの区切
りまでのビット数（１５−ｎ）を出力端Ｄｏ〜Ｄ３より
カウンタ５に与えてカウントさせ、受信データ（ＲＤ）
の本釆のＭｏパターンの区切り位置を判定し、受信デー
タ（ＲＤ）の位相補正を行なう。
次に、前述の手順を経てカウンタ５よりの桁上げ信号（
ＣＲＹ）をＣＰＵＩに割込み信号として与え、Ｍｏパタ
ーンを連続２回検出したことで、受信データ４ＲＤ）の
データフレームの同期点が決定される。
ＣＲＹ）をＣＰＵＩに割込み信号として与え、Ｍｏパタ
ーンを連続２回検出したことで、受信データ４ＲＤ）の
データフレームの同期点が決定される。
なお、不揮発生メモリ（ＲＡＭ）６にはＣＰＵＩ等の制
御用データが格納されている。以上説明したように、本
発明によれば、データプロセッサと、該一定パターンに
関連して定まる値を格納したパターン定数格納部と、受
信データを蓄積するシフトレジスタと、指定した個数の
ビットを該シフトレジス夕が受信したときに該データプ
ロセッサに割込みをかける回路とを具え、該データプロ
セッサは受信信号を所定のビット個数で区切ったビット
列をつくり、該ビット列をアドレスに用いて該パターン
定数格納部にアクセスし、該パターン定数格納部から該
受信信号に生じている前記一定パターンよりの位相ずれ
ビット数を抽出し、連続受信した信号から同一の位相ず
れビット数が所定回以上抽出されたことにより同期信号
受信を判別し、該位相ずれビット数と譲房所定のビット
個数より定まる値を前記回路に指示して、受信信号にお
ける一定パターンの区切りの位相で割込みをかけフレー
ム同期を行なわせる。この場合、構成が比較的簡単であ
る上に、Ｍｏパターンの回数や許容誤りビット数の設定
を変化することによりフェーデングやバーストノイズ等
に強い同期方式が得られる。
御用データが格納されている。以上説明したように、本
発明によれば、データプロセッサと、該一定パターンに
関連して定まる値を格納したパターン定数格納部と、受
信データを蓄積するシフトレジスタと、指定した個数の
ビットを該シフトレジス夕が受信したときに該データプ
ロセッサに割込みをかける回路とを具え、該データプロ
セッサは受信信号を所定のビット個数で区切ったビット
列をつくり、該ビット列をアドレスに用いて該パターン
定数格納部にアクセスし、該パターン定数格納部から該
受信信号に生じている前記一定パターンよりの位相ずれ
ビット数を抽出し、連続受信した信号から同一の位相ず
れビット数が所定回以上抽出されたことにより同期信号
受信を判別し、該位相ずれビット数と譲房所定のビット
個数より定まる値を前記回路に指示して、受信信号にお
ける一定パターンの区切りの位相で割込みをかけフレー
ム同期を行なわせる。この場合、構成が比較的簡単であ
る上に、Ｍｏパターンの回数や許容誤りビット数の設定
を変化することによりフェーデングやバーストノイズ等
に強い同期方式が得られる。
第１図は同期用一定パターンの説明図、第２図は本発明
の実施例の構成を示す説明図であり、図中、１はＣＰＵ
、２はアドレスデコーダ、３はスリーステートゲート、
４はシフトレジスタ、５はカウンタ、６はＲＡＭ、７は
ＲＯＭを示す。 第１図第２図
の実施例の構成を示す説明図であり、図中、１はＣＰＵ
、２はアドレスデコーダ、３はスリーステートゲート、
４はシフトレジスタ、５はカウンタ、６はＲＡＭ、７は
ＲＯＭを示す。 第１図第２図
Claims (1)
- １ 所定のビツト個数から成る一定パターンの信号を複
数回送出し、受信側で該パターン信号を検出してフレー
ム同期をとる同期制御方式において、データプロセツサ
と、該一定パターンに関連して定まる値を格納したパタ
ーン定数格納部と、受信データを蓄積するシフトレジス
タと、指定した個数のビツトを該シフトレジスタが受信
したときに該データプロセツサに割込みをかける回路と
を具え、該データプロセツサは受信信号を所定のビツト
個数で区切つたビツト列をつくり、該ビツト列をアドレ
スに用いて該パターン定数格納部にアクセスし、該パタ
ーン定数格納部から該受信信号に生じている前記一定パ
ターンよりの位相ずれビツト数を抽出し、連続受信した
信号から同一の位相ずれビツト数が所定回以上抽出され
たことにより同期信号受信を判別し、該位相ずれビツト
数と該所定のビツト個数より定まる値を前記回路に指示
して、受信信号における一定パターンの区切りの位相で
割込みをかけるようにしたことを特徴とする同期制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55024705A JPS6024616B2 (ja) | 1980-02-29 | 1980-02-29 | 同期制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55024705A JPS6024616B2 (ja) | 1980-02-29 | 1980-02-29 | 同期制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56122251A JPS56122251A (en) | 1981-09-25 |
| JPS6024616B2 true JPS6024616B2 (ja) | 1985-06-13 |
Family
ID=12145587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55024705A Expired JPS6024616B2 (ja) | 1980-02-29 | 1980-02-29 | 同期制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024616B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035513U (ja) * | 1989-06-02 | 1991-01-21 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193171A (en) * | 1981-05-22 | 1982-11-27 | Nec Corp | Synchronism detecting device for facsimile signal |
| JPS5977745A (ja) * | 1982-10-22 | 1984-05-04 | Fujitsu Ltd | 伝送制御方式 |
| JPS61166239A (ja) * | 1985-01-18 | 1986-07-26 | Oki Electric Ind Co Ltd | タイミング再生回路 |
-
1980
- 1980-02-29 JP JP55024705A patent/JPS6024616B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035513U (ja) * | 1989-06-02 | 1991-01-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56122251A (en) | 1981-09-25 |
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