JPS60247735A

JPS60247735A - １０進乗算回路

Info

Publication number: JPS60247735A
Application number: JP10517684A
Authority: JP
Inventors: Toshirou Chii; 治居　敏朗
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-05-24
Filing date: 1984-05-24
Publication date: 1985-12-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明はデータ処理装置における１０進数を乗算処理す
る１０進乗算回路に関するものでおる。

（従来技術）従来、１０進数を乗算処理するデータ処理装置において
乗算回路としては、第１図のブロック図に示すような回
路が用いられていた。この図において、１は被乗数を保
持する第１のレジスタ、２は部分積和を、保持する第２
のレジスタ、３は乗数および部分積和を保持する第３の
レジスタ、４は乗数の一部を保持し内容を１づつ減算す
る機能を持つカラ／り、５は１０進数の加減算を実行す
る演算回路である。また、レジスタ２，３とカクンタ４
とはその内容を連結して、一度に１０進数１桁分だけ右
７７トして格納する機能を持っている。

この回路は、例えば第２図に示される動作ステップｔ。

−１□９に従って動作する。第２図は１２３４Ｘ２３４
５の演算を実行した場合を示している。まず、初期値が
ステップ１．で設定され、被乗数しジスタ１に被乗数（
１２３４）、乗数レジスタ２に乗数（２３４５）、部分
積和レジスタ３に（０００００）がそれぞれ格納される
。演算の第１ステツプｔ１では、これらレジスタ２，３
．４が連結されて１０進数１桁分だけ右シフトが実行さ
れ、レジスタ３は（０２３４）、レジスタ４には乗数の
最下位桁（５）が格納される。次にレジスタ４の内容を
調べ、これが（０）でなければレジスタ１，２の内容が
演算回路５により加算され（２４６８）、この結果がレ
ジスタ２に格納され、またレジスタ４の内容が１つだけ
減算されて（４）となる。この動作はレジスタ４の内容
が（０）となるまで繰返される。すなわち、ステップｔ
６までに（１２３４）が５回加算されレジスタ２は（０
６１７０）となったときレジスタ４の内容が（０）とな
り、この時−桁目の演算が終了する。

次のステップｔ７では、レジスタ２，３．４において１
０進数の１桁分が右シフトし、レジスタ２は（００６１
７）、レジスタ３は（００２３）、レジスタ４は（４）
となり、次のステップｔ８でレジスタ１．２が加算され
る。この動作が必要な桁数だけ繰返されると、ステップ
１９においてレジスタ４の乗数が０となるが、この時点
で演算が完了したことになる。この時レジスタ２，３の
数値（００２８９３７３０）が演算出力であり、これが
出力端子６から出力される。

以上説明したように、従来の回路では乗算結果が得られ
るまでの時間が乗数の内容によって変化し、また、乗数
の各桁の値が大きい時、結果が得られるまで時間がかか
るといり欠点があった。

（発明の目的）本発明の目的は、このような欠点を解決し、最小のステ
ップで必要な被乗数の倍数を計算することにより、少な
いステップ数で１０進数の乗算をその乗算処理時間を早
く実行できるようにした１０進乗算回路を提供すること
にある。

（発明の構成）本発明の１０進乗算回路は、被乗数およびこれを２倍、
４倍、８倍した倍数をそれぞれ保持する第１のレジスタ
と、演算中の部分積和を保持し次のステップでシフトす
る第２のレジスタと、乗数を保持すると共に前記第２の
レジスタと連結でれてシフト動作音する第３のレジスタ
と、この第３のレジスタの最下位桁の数値に従って前記
第１のレジスタの特定倍数および加減算を選択する選択
回路と、この選択回路によって選択された特定倍数を一
時保持する第４のレジスタと、この第４のレジスタの出
力と前記第２のレジスタの出力との加算を行い部分積和
としてこの第２のレジスタに供給しかつ前記倍数計算お
よび前記特定倍数の加減算の演算を行う１０進演算回路
とを含み構成される。

（実施例）次に本発明を図面により詳細に説明する。

第３図り本発明の一実施例のブロック図である。

図において、第１図と同一番号は同一構成要素を示し、
１１は被乗数（被除数）の部分積を格納する第１のレジ
スタ、１２は第１のレジスタ１１の出力と第２のレジス
タ２の出力のいずれか一方を制御信号によって選択する
選択回路、１３は第３ルシスタ３の最下位桁を調べその
内容によって適切なレジスタ１１０部分積を選択し演算
回路５を用いて正しい被乗数の部分積を計算させる制御
回路である。また、レジスタ１１は、被乗数レジスタ２
１．被乗数の２倍の部分積レジスタ２２゜被乗数の４倍
の部分積レジスタ２３．被乗数の８倍の部分積レジスタ
２４および計算途中の値を一時記憶する第４のレジスタ
２５から構成される。

第４図はレジスタ３の最下位桁の値によって選択回路２
４により積択される被乗数の部分積と演算回路５で実行
される加算あるいは減算の演算を示す図である。例えば
、最下位桁が「３」のときは「２倍」のレジスタ２２お
よび「１倍」のレジスタ２１の出力を演算回路５で加算
し、最下位桁が「７」のときは「８倍」のレジスタ２４
から「１倍」のレジスタ２１の出力を減算することを示
している。

第５図は一例として１２３４Ｘ２３４５の乗算ｆｔ実行
した場合のステップ図を示したものである。この図に従
って１０進乗算の実行手順を説明する。

あらかじめ初期値ｔ０として、レジスタ２１には被乗数
（１２３４）、レジスタ３に乗数（２３４５）、レジス
タ２には（０）が格納されている。最初の３ステツプｔ
□ｒ　ｔ２　ｚ　”３で被乗数（１２３４）の２倍、４
倍、８倍が計算され、それぞれレジスタ２２゜２３．２
４に格納される。次のステップｔ４では、レジスタ３の
最下位桁（５）が調べられ、第４図に示されるように、
適切な被乗数の倍数の内の２個１４倍」、「１倍」が選
択され、演算回路５により正しい乗数の倍数が計算（加
算）され（６１７０）、レジスタ２５に格納される。

次のステップｔ５では、レジスタ２５に格納された部分
積（６１７０）と、レジスタ２の内容（０）が加算され
、その結果が、レジスタ２に格納される。

コノ時、レジスタ２，３が連結され右に１桁シフトされ
る。

次のステップｔ６では、同様に最下位桁の（４）により
「２倍」＋１２倍」を計算しく　４９３６　）、これを
レジスタ２の値（０６１７）と加算して（５５５３）、
次のステップｔ７でレジスタ２に格納し、フットする。

このように後の２ステツプの動作が必要な桁数分だけ繰
返されてレジスタ２，３に１０進乗算の結果（０２８９
，３７３０）がめられる。この計算例の場合、従来の構
成では１９ステツプ必要であったものが、本発明の構成
では１１ステツプで計算ができることを示している。こ
の計算ステップは、乗数の大きいほどステップを少くす
ることができる。

（発明の効果）本発明は、以上説明したように、被乗数の部分乗数の一
部をあらかじめ計算しておき、乗数の値によって適当な
部分乗数どうしを演算することにより、簡単に被乗数の
倍数をめることによって、短いステップ数で１０進数の
乗算を実行できるという効果がある。

【図面の簡単な説明】

第１図は従来の１０進数乗算器のブロック図、第２図は
第１図の１０進数乗算器による乗算の−による乗算の一
例を示すステップ図である。図において１．１１．２１・・・・・・被乗数レジスタ、２・・・
・・・部分積和レジスタ、３・・・・・・乗数レジスタ
、４・・・・・・カラ／り、５・・・・・・１０進演算
回路、１２・・・・・・選択回路、１３・・・・・・制
御回路、２２〜２４・・・・・・倍数レジスタ、２５・
・・・・・レジスタ、である。第１図

Claims

【特許請求の範囲】

被乗数およびこれを２倍、４倍、８倍した倍数をそれぞ
れ保持する第１のレジスタと、演算中の部分積和を保持
し次のステップでシフトする第２のレジスタと、乗数を
保持すると共に前記第２のレジスタと連結されてシフト
動作をする第３のレジスタと、この第３のレジスタの最
下位桁の数値に従って前記第１のレジスタの特定倍数お
よび加減算を選択する選択回路と、この選択回路によっ
て選択された特定倍数を一時保持する第４のレジスタと
、この第４のレジスタの出力と前記第２の□　レジスタ
の出力との加算を行い部分積和としてこの第２のレジス
タに供給しかつ前記倍数計算および前記特定倍数の加減
算の演算を行う１０進演算回路とを含む１０進乗算回路
。