JPS60247751A - 論理回路の構成方式 - Google Patents
論理回路の構成方式Info
- Publication number
- JPS60247751A JPS60247751A JP59105237A JP10523784A JPS60247751A JP S60247751 A JPS60247751 A JP S60247751A JP 59105237 A JP59105237 A JP 59105237A JP 10523784 A JP10523784 A JP 10523784A JP S60247751 A JPS60247751 A JP S60247751A
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- Japan
- Prior art keywords
- scan
- logic circuit
- data
- data processing
- scan chain
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は論理回路を構成するフリ、ブフロ、プ回路にお
けるデータをシフト手段により移動して入出力する故障
診断機能を備えた論理回路の構成方式に関する。
けるデータをシフト手段により移動して入出力する故障
診断機能を備えた論理回路の構成方式に関する。
（ｂ） 技術の背景
近年半導体技術特に集積化技術の発展によシスパッケー
ジに多数の回路要素を搭載する高集積回路素子（ＬＳＩ
’）が低コストで提供されるようになりた。従来よりデ
ータ処理のための論理回路はナンドおよびオア／ノア回
路のような組合せ回路と更に複数の組合せ回路によシ得
られるラッチ。
ジに多数の回路要素を搭載する高集積回路素子（ＬＳＩ
’）が低コストで提供されるようになりた。従来よりデ
ータ処理のための論理回路はナンドおよびオア／ノア回
路のような組合せ回路と更に複数の組合せ回路によシ得
られるラッチ。
レジスタ、フリップフロップ回路（ＦＦ）のような順序
回路を相互に接続して構成される。データ処理装置例え
ば中央処理装置（ＣＰＵ）における論理回路を組合せ回
路および順序回路の集大成によるが、このＣＰＵを構成
するため当初集積度が大きくなかった従来は組合せ回路
または／および順序回路は同一種類を少数個または少数
個を組合せて得る基本機能を実現する小規模集積回路素
子（ＳＳＩ）または中規模集積回路素子（ＭＳＩ”１の
多数個を上位の中間実装ユニットの例えばプリント配線
板に搭載して集合する論理回路により上位機能を実現し
、更に中間実装ユニットを多数個連結して例えばスタッ
クユニットを構成してより上位の論理回路機能を実現し
ていた。集積度の向上に従い、従来の実装ユニットにお
けるプリント配線板ないしはスタックユニットレベルの
論理回路構成規模例えばマイクロプロセッサ（ＭＰＵ）
のような大規模且複雑な論理回路も１パツケージの小形
、軽量の高集積回路素子（ＬＳＩ”ｌが低コストで提供
されるようになシ、更にはマスタスライスＬＳＩ等に代
表されるように需要家の注文仕様に基く所望のＬＳＩが
短時間で提供されるようになった。勿論これ等のＬＳＩ
もまた多数個を上位の実装ユニットに搭載接続して上位
機能例えば従来における装置レベルが実現出来るように
なつた。
回路を相互に接続して構成される。データ処理装置例え
ば中央処理装置（ＣＰＵ）における論理回路を組合せ回
路および順序回路の集大成によるが、このＣＰＵを構成
するため当初集積度が大きくなかった従来は組合せ回路
または／および順序回路は同一種類を少数個または少数
個を組合せて得る基本機能を実現する小規模集積回路素
子（ＳＳＩ）または中規模集積回路素子（ＭＳＩ”１の
多数個を上位の中間実装ユニットの例えばプリント配線
板に搭載して集合する論理回路により上位機能を実現し
、更に中間実装ユニットを多数個連結して例えばスタッ
クユニットを構成してより上位の論理回路機能を実現し
ていた。集積度の向上に従い、従来の実装ユニットにお
けるプリント配線板ないしはスタックユニットレベルの
論理回路構成規模例えばマイクロプロセッサ（ＭＰＵ）
のような大規模且複雑な論理回路も１パツケージの小形
、軽量の高集積回路素子（ＬＳＩ”ｌが低コストで提供
されるようになシ、更にはマスタスライスＬＳＩ等に代
表されるように需要家の注文仕様に基く所望のＬＳＩが
短時間で提供されるようになった。勿論これ等のＬＳＩ
もまた多数個を上位の実装ユニットに搭載接続して上位
機能例えば従来における装置レベルが実現出来るように
なつた。
（Ｃ）従来技術と問題点
上記のような集積度の向上は高度の論理機能を持つ回路
によって小形、軽量、高信頼度を低コストで提供するこ
とからデータ処理技術その他制用分野での発展を支える
ようになる一方でこれ等の高集積目多種のＬＳＩあるい
は中間の実装ユニット更には装置等における試験につい
てより複雑困難なφ件をもたらし、その工数が莫大にの
ほりコストに占める割合が増大するようになった。複雑
な構成を有する論理回路の信頼性および保守向上のため
、エラーの検出、自動訂正および再試行の機能を織込む
一方、ＬＳ Ｉ／プリント板実装等の試験手法として論
理回路の診断々らびに故障位置の指摘を容易にするため
ＬＳＩ内部のレジスタ。
によって小形、軽量、高信頼度を低コストで提供するこ
とからデータ処理技術その他制用分野での発展を支える
ようになる一方でこれ等の高集積目多種のＬＳＩあるい
は中間の実装ユニット更には装置等における試験につい
てより複雑困難なφ件をもたらし、その工数が莫大にの
ほりコストに占める割合が増大するようになった。複雑
な構成を有する論理回路の信頼性および保守向上のため
、エラーの検出、自動訂正および再試行の機能を織込む
一方、ＬＳ Ｉ／プリント板実装等の試験手法として論
理回路の診断々らびに故障位置の指摘を容易にするため
ＬＳＩ内部のレジスタ。
ＦＦなどパッケージの外部引出し端子（ピン）に接続さ
れていない部分の状態を読出す（スキャンアウト）、あ
るいは該部分に任意のデータを書込み（スキャンイン）
を行う手段が導入されている。
れていない部分の状態を読出す（スキャンアウト）、あ
るいは該部分に任意のデータを書込み（スキャンイン）
を行う手段が導入されている。
第１図に従来における論理回路の構成方式のブロック図
を示す。
を示す。
図において１は論理回路、２はサービスプロセッサ（Ｓ
ＶＰ）、１０は制御部、１ｌａ−ｄはフリップフロップ
回路（ＦＦ）、１２はシフトレジスタ、１３はクロック
発生器および１４はデータ入出力制御回路である。シフ
ト方式によるスキャンイン／アウト制御は第１図に示す
ように５ＶＰ２による制御の下論理回路１のＦＦ１１ａ
〜ｄｎ個こ＼では４個と任意段数ｍ段によるシフト段数
こ＼では４段のシフト段数を有するシフトレジスタ１２
と直列環状に接続してｍ＋ｎステップのこ＼では計８ス
テップからなるスキャンチェーンを構成し制御部１０は
データ入出力制御回路１４を介し入力するスキャンイン
データをシフトレジスタ１２に設定した後クロック発生
器１３をしてシフトクロック４個を送出せしめてデータ
を早遅せしめシフトレジスタＦＦｏ〜ＦＦ３ のデータ
はＦＦ１１ａ−ｄに入力される（スキャンイン）。また
、スキャンアウトはデータ処理動作等においてＦＦ１１
ａ−ｄに得られたデータを同様に制御部１０は早遅せし
めてシフトレジスタ１２にシフトしデータ入出力制御回
路を介して読出す。このようにシフトレジスタ１２に設
定されたスキャンインデータはスキャンチェーンの総ス
テツプ数ｎ＋ｍこ＼では８ステツプのシフト動作によっ
て１巡し、スキャンチェーンを構成するＦＦ１１ａ−ｄ
において反転を伴う誤動作がかければ、データ入出力制
御回路１４よシ印加したスキャンインデータと同じくデ
ータ入出力回路１４に得られるデータは一致する。従っ
て制御部１０は図示省略したが両データの照合機能を備
えることによシその一致によシ論理回路の正常動作を診
断することが出来る。
ＶＰ）、１０は制御部、１ｌａ−ｄはフリップフロップ
回路（ＦＦ）、１２はシフトレジスタ、１３はクロック
発生器および１４はデータ入出力制御回路である。シフ
ト方式によるスキャンイン／アウト制御は第１図に示す
ように５ＶＰ２による制御の下論理回路１のＦＦ１１ａ
〜ｄｎ個こ＼では４個と任意段数ｍ段によるシフト段数
こ＼では４段のシフト段数を有するシフトレジスタ１２
と直列環状に接続してｍ＋ｎステップのこ＼では計８ス
テップからなるスキャンチェーンを構成し制御部１０は
データ入出力制御回路１４を介し入力するスキャンイン
データをシフトレジスタ１２に設定した後クロック発生
器１３をしてシフトクロック４個を送出せしめてデータ
を早遅せしめシフトレジスタＦＦｏ〜ＦＦ３ のデータ
はＦＦ１１ａ−ｄに入力される（スキャンイン）。また
、スキャンアウトはデータ処理動作等においてＦＦ１１
ａ−ｄに得られたデータを同様に制御部１０は早遅せし
めてシフトレジスタ１２にシフトしデータ入出力制御回
路を介して読出す。このようにシフトレジスタ１２に設
定されたスキャンインデータはスキャンチェーンの総ス
テツプ数ｎ＋ｍこ＼では８ステツプのシフト動作によっ
て１巡し、スキャンチェーンを構成するＦＦ１１ａ−ｄ
において反転を伴う誤動作がかければ、データ入出力制
御回路１４よシ印加したスキャンインデータと同じくデ
ータ入出力回路１４に得られるデータは一致する。従っ
て制御部１０は図示省略したが両データの照合機能を備
えることによシその一致によシ論理回路の正常動作を診
断することが出来る。
データ処理動作におけるスキャンアウトデータを別途期
待値データと比較照合しても良い。
待値データと比較照合しても良い。
従来の論理回路における構成方式は設定されているので
スキャンチェーンの総ステツプａｍ＋ｎはＬＳＩ／プリ
ント板の種類によって異なるので制御部１０における制
御プログラムによるスキャンイン／アウトの制御はｍ／
ｎの数に対応して変更を必要とする煩わしさを伴い同−
品種においても例えば設計変更等によってＦＦの数に増
減の変更があると対応して制御プログラムのソフトをそ
の都度変更しなければない問題点を有していた。
スキャンチェーンの総ステツプａｍ＋ｎはＬＳＩ／プリ
ント板の種類によって異なるので制御部１０における制
御プログラムによるスキャンイン／アウトの制御はｍ／
ｎの数に対応して変更を必要とする煩わしさを伴い同−
品種においても例えば設計変更等によってＦＦの数に増
減の変更があると対応して制御プログラムのソフトをそ
の都度変更しなければない問題点を有していた。
（ｄ） 発明の目的
本発明の目的は上記の問題点を除去するため、ＬＳＩを
構成する論理回路ＯＦＦに予めデータ処理動作には使用
し々いがスキャンチェーンには接続しておくダミーＯＦ
Ｆを任意の単数または複数ｐ個を加えてｎ ＋ｐ ＝
ｋ個のＦＦで論理回路を構成しておき、スキャンイン／
アウト制御はに個に対応して用意し論理回路の構成変更
は例えば（ｎ＋１ ）＋（ｐ−１’）＝にのよう形で実
施しスキャンイン／アウト制御におけるソフトウェアの
負担を軽くする論理回路の構成方法ｔ−枡供しようとす
るものである。
構成する論理回路ＯＦＦに予めデータ処理動作には使用
し々いがスキャンチェーンには接続しておくダミーＯＦ
Ｆを任意の単数または複数ｐ個を加えてｎ ＋ｐ ＝
ｋ個のＦＦで論理回路を構成しておき、スキャンイン／
アウト制御はに個に対応して用意し論理回路の構成変更
は例えば（ｎ＋１ ）＋（ｐ−１’）＝にのよう形で実
施しスキャンイン／アウト制御におけるソフトウェアの
負担を軽くする論理回路の構成方法ｔ−枡供しようとす
るものである。
（ｅ） 発明の構成
この目的は、論理回路における複数のフリップフロップ
回路および任意段数ｍのシフトレジスタを直列環状に接
続してスキャンチェーンを構成し７、スキャンチェーン
にシフトクロックを印加してスキャンチェーンのデータ
をシフトせしめ該データの入出力を制御するスキャンイ
ン／アウト機能を備えた論理回路にあって、該論理回路
はシフトレジスタを介しスキャンチェーンにデータを入
出力制御する手段々らびにシフトクロックを送出するク
ロック発生手段を備えると共に、該論理回路のフリップ
フロップ回路（ｒ：ｉデータ処理モードにおいて実動作
するフリップフロップ回路ｎ個とデータ処理モードに関
与しないフリップフロップ回路９個を具備し、スキャン
チェーンの構成においてはｐ個のフリップフロップ回路
をダミーとして接続しスキャンイン／アウト動作モード
はｍ−１−ｎ＋ｐを総段数として実行することを特徴と
する論理回路の構成方式を提供することによって達成す
ることが出来る。
回路および任意段数ｍのシフトレジスタを直列環状に接
続してスキャンチェーンを構成し７、スキャンチェーン
にシフトクロックを印加してスキャンチェーンのデータ
をシフトせしめ該データの入出力を制御するスキャンイ
ン／アウト機能を備えた論理回路にあって、該論理回路
はシフトレジスタを介しスキャンチェーンにデータを入
出力制御する手段々らびにシフトクロックを送出するク
ロック発生手段を備えると共に、該論理回路のフリップ
フロップ回路（ｒ：ｉデータ処理モードにおいて実動作
するフリップフロップ回路ｎ個とデータ処理モードに関
与しないフリップフロップ回路９個を具備し、スキャン
チェーンの構成においてはｐ個のフリップフロップ回路
をダミーとして接続しスキャンイン／アウト動作モード
はｍ−１−ｎ＋ｐを総段数として実行することを特徴と
する論理回路の構成方式を提供することによって達成す
ることが出来る。
（ｆ） 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。
る。
第２図は本発明の一実施例における論理回路の構成方式
のブロック図である。
のブロック図である。
図において１ａは論理回路、２はサービスプロセッサ、
１０ａは制御部、１１ ａ−ｄ 、１１ ｐはフリップ
フロップ回路（ＦＦ）、１２はシフトレジスタ、１３は
クロック発生回路および１４はデータ入出力制御回路で
ある。図の構成部材で従来の第１図におけるそれと共通
の符号を有するものは従来の構成部材と共通の機能と特
性會有する。
１０ａは制御部、１１ ａ−ｄ 、１１ ｐはフリップ
フロップ回路（ＦＦ）、１２はシフトレジスタ、１３は
クロック発生回路および１４はデータ入出力制御回路で
ある。図の構成部材で従来の第１図におけるそれと共通
の符号を有するものは従来の構成部材と共通の機能と特
性會有する。
論理回路１ａは従来と比較して従来のデータ処理動作モ
ードで作動するＩｉ’Ｆ１１ａ−ｄ即スキャンチェーン
ＯＦ Ｆであったのに対し本実雄側の構成ではデータ処
理動作モードに関与しないがスキャンチェーンＯＦ Ｆ
として付加したダミーのＦＦ１１ｐを有するのとスキャ
ンイン／アウト動作において制御部１０ａが従来の制御
部１０に対しＦＦ１１ｐが付加さねたためこれを加えて
従来における１巡８ステツプが１巡９ステ、ブとして制
御する点だけが異なる。即ち通常のデータ処理動作モー
ドにおいては図示省略したが複数の組合せ回路と共に別
途データ入力端子よシ印加されるデータを処理して他の
データ出力端子よシ出力し、ＦＦ１１ｐはデータ処理動
作モードにおいて信号の入出力はない。
ードで作動するＩｉ’Ｆ１１ａ−ｄ即スキャンチェーン
ＯＦ Ｆであったのに対し本実雄側の構成ではデータ処
理動作モードに関与しないがスキャンチェーンＯＦ Ｆ
として付加したダミーのＦＦ１１ｐを有するのとスキャ
ンイン／アウト動作において制御部１０ａが従来の制御
部１０に対しＦＦ１１ｐが付加さねたためこれを加えて
従来における１巡８ステツプが１巡９ステ、ブとして制
御する点だけが異なる。即ち通常のデータ処理動作モー
ドにおいては図示省略したが複数の組合せ回路と共に別
途データ入力端子よシ印加されるデータを処理して他の
データ出力端子よシ出力し、ＦＦ１１ｐはデータ処理動
作モードにおいて信号の入出力はない。
しかしスキャンイン／アウト動作モードにおいてｕＦＦ
ｌｌｐはスキャンチェーンＯＦＦとして作動するよう接
続されており、第２図の例では任意段数ｍ段こ＼では４
段、任意個数０ＦＦｎ個こ＼では４個と任意個数のダミ
ーＦＦｐ個こ＼では１個によるｍ＋ｎ−１−’ｐ段こ＼
では４＋４＋１＝９段のスキャンチェーンを構成してい
る。このような論理回路の構成を用いておけば例えば設
計変更の都合でＦＦ１個をデータ処理動作モードとして
追加の必要が生じたときにも該ＦＦ１１ｐを充当すれば
スキャンイン／アウト動作モードにおいてのスキャンチ
ェーンのシフト制御についてはｍ＋ｎ −１−ｐ段こ＼
では９段の構成に変Ｉ買スキャンチェーンのシフト制御
に関するソフトウェアについてはそのま＼適用出来るの
で従来のようにＦＦの個数にその都度煩わされることは
なくなる。
ｌｌｐはスキャンチェーンＯＦＦとして作動するよう接
続されており、第２図の例では任意段数ｍ段こ＼では４
段、任意個数０ＦＦｎ個こ＼では４個と任意個数のダミ
ーＦＦｐ個こ＼では１個によるｍ＋ｎ−１−’ｐ段こ＼
では４＋４＋１＝９段のスキャンチェーンを構成してい
る。このような論理回路の構成を用いておけば例えば設
計変更の都合でＦＦ１個をデータ処理動作モードとして
追加の必要が生じたときにも該ＦＦ１１ｐを充当すれば
スキャンイン／アウト動作モードにおいてのスキャンチ
ェーンのシフト制御についてはｍ＋ｎ −１−ｐ段こ＼
では９段の構成に変Ｉ買スキャンチェーンのシフト制御
に関するソフトウェアについてはそのま＼適用出来るの
で従来のようにＦＦの個数にその都度煩わされることは
なくなる。
（ｇ） 発明の詳細
な説明したように本発明によれば、論理回路の構成にあ
たって予めデータ処理動作モードには使用しないダミー
のフリ、プフロップ回路（ＦＦ）を加えてスキャンチェ
ーンには接続しておきスキャンイン／アウト動作を制御
するようにしておけば、その後データ処理動作モードに
変更を生じて追加が必要になったときはダミーＯＦＦを
引当てるようにすれば、従来ＦＦを追加変更の都度ソフ
トウェアの対応が必要であったのに比較して遥かにソフ
トウェア改変負担を軽減する論理回路の構成方式を提供
することが出来る。
たって予めデータ処理動作モードには使用しないダミー
のフリ、プフロップ回路（ＦＦ）を加えてスキャンチェ
ーンには接続しておきスキャンイン／アウト動作を制御
するようにしておけば、その後データ処理動作モードに
変更を生じて追加が必要になったときはダミーＯＦＦを
引当てるようにすれば、従来ＦＦを追加変更の都度ソフ
トウェアの対応が必要であったのに比較して遥かにソフ
トウェア改変負担を軽減する論理回路の構成方式を提供
することが出来る。
第１図は従来における論理回路の構成方式によるブロッ
ク図および第２図は本発明の一実施例における論理回路
の構成方式によるブロック図を示す。図において１，１
ａは論理回路、２はサービスプロセッサ（ＳＶＰ）、１
０．１０ａは制御部、１１ａ〜ｄ、ｐはフリップフロッ
プ回路（ＦＦ）、１２はシフトレジスタ、１３はクロ、
り発生回路および１４けデータ入出力制御回路である。 菓 １ 口
ク図および第２図は本発明の一実施例における論理回路
の構成方式によるブロック図を示す。図において１，１
ａは論理回路、２はサービスプロセッサ（ＳＶＰ）、１
０．１０ａは制御部、１１ａ〜ｄ、ｐはフリップフロッ
プ回路（ＦＦ）、１２はシフトレジスタ、１３はクロ、
り発生回路および１４けデータ入出力制御回路である。 菓 １ 口
Claims (1)
- 論理回路における複数の７リツプフロ、ンプ回路および
任意段数ｍのシフトレジスタ全直列環状に接続してスキ
ャンチェーンを構成し、スキャンチェーンにシフトクロ
ックを印加してスキャンチェーンのデータをシフトせし
め該データの入出力を制御するスキャンイン／アウト機
能を備えた論理回路にあって、該論理回路はシフトレジ
スタを介しスキャンチェーンにデータを入出力制御する
手段ならびにシフトクロックを送出するクロ、νり発生
手段を備えると共に、該論理回路のフリップフロップ回
路はデータ処理モードにおいて実動作するフリップフロ
ップ回路ｎ個とデータ処理モードに関与しないフリ、プ
フロップ回路ｐ個全具備しスキャンチェーンの構成にお
いてはｐ個のフリップフロップ回路をダミーとして接続
し、スキャンイン／アウト動作モードはｍ＋ｎ＋ｐ、を
総段数として実行することを特徴とする論理回路の構成
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105237A JPS60247751A (ja) | 1984-05-24 | 1984-05-24 | 論理回路の構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105237A JPS60247751A (ja) | 1984-05-24 | 1984-05-24 | 論理回路の構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247751A true JPS60247751A (ja) | 1985-12-07 |
Family
ID=14402038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105237A Pending JPS60247751A (ja) | 1984-05-24 | 1984-05-24 | 論理回路の構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247751A (ja) |
-
1984
- 1984-05-24 JP JP59105237A patent/JPS60247751A/ja active Pending
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