JPS6034027A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6034027A JPS6034027A JP14290183A JP14290183A JPS6034027A JP S6034027 A JPS6034027 A JP S6034027A JP 14290183 A JP14290183 A JP 14290183A JP 14290183 A JP14290183 A JP 14290183A JP S6034027 A JPS6034027 A JP S6034027A
- Authority
- JP
- Japan
- Prior art keywords
- output
- buffers
- lsi
- level
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は各出力レベルを制御できる制御端子をもつ半導
体装置に関する。
体装置に関する。
近年、集積回路の集積度が向上しＬＳＩがらＶＬＳＩの
規模になるにつれてマイクロプロセッサのような汎用Ｌ
ＳＩ以外にセミカスタムＬＳＩの開発が活発になってき
た。特に、セミカスタムＬＳＩの形体の一種であるゲー
トアレ一方式にて設計されるＬＳＩの開発が一般的にな
ってきた。このゲートアレ一方式によシ設計されるＬＳ
Ｉは、ディジタル装置にとって低価格化、小型化、高密
度化、高信頼度化等の傾向にちるものとして注目されて
いる。
規模になるにつれてマイクロプロセッサのような汎用Ｌ
ＳＩ以外にセミカスタムＬＳＩの開発が活発になってき
た。特に、セミカスタムＬＳＩの形体の一種であるゲー
トアレ一方式にて設計されるＬＳＩの開発が一般的にな
ってきた。このゲートアレ一方式によシ設計されるＬＳ
Ｉは、ディジタル装置にとって低価格化、小型化、高密
度化、高信頼度化等の傾向にちるものとして注目されて
いる。
現在のディジタル装置は汎用のＳＳＩ／ＭＳＩを多数使
用しプリント板上に実装して構成しているが、これらの
Ｓ Ｓ Ｉ ／Ｍ ｓ工をゲートアレ一方式で設計され
るＬＳＩにとり込んで装置のＬＳＩ化が進んできている
。
用しプリント板上に実装して構成しているが、これらの
Ｓ Ｓ Ｉ ／Ｍ ｓ工をゲートアレ一方式で設計され
るＬＳＩにとり込んで装置のＬＳＩ化が進んできている
。
このゲートアレ一方式によるＬＳＩの特徴は、よく知ら
れているように、ＬＳＩを製造する工程で拡散工程を完
了したウェハーに顧客仕様の回路を配線工程だけ変える
ことによって開発されるＬＳＩでおる。このＬＳＩにお
いては、顧客側のメリットとして低開発費、短期の開発
期間、設計の守秘、ＬＳＩ化が容易、少量発注が可能等
があり、一方ＬＳＩメーカー側のメリットとしては開発
技術工数の削減が可能、大量生産方式と同一ラインで生
産可能、付加価値増大等があげられる。
れているように、ＬＳＩを製造する工程で拡散工程を完
了したウェハーに顧客仕様の回路を配線工程だけ変える
ことによって開発されるＬＳＩでおる。このＬＳＩにお
いては、顧客側のメリットとして低開発費、短期の開発
期間、設計の守秘、ＬＳＩ化が容易、少量発注が可能等
があり、一方ＬＳＩメーカー側のメリットとしては開発
技術工数の削減が可能、大量生産方式と同一ラインで生
産可能、付加価値増大等があげられる。
このゲートアレ一方式で設計されるＬＳＩは、顧客仕様
の回路を実現するため、その入力端子、出力端子の数が
一定とならない。また、ある回路の出力端子数と別の回
路の出力端子数は同じでなく、かつ出力端子の位置も異
っており、入力端子についても同様である。さらに、顧
客仕様の回路機能については千差万別であり、このＬＳ
Ｉの機能試験については顧客仕様に基いて行われるため
入出力端子の試験を機能試験毎に実施せねばならず、ゲ
ートアレ一方式で設計されるＬＳＩの機能試験に資す時
間は非常に大きいという欠点があった。
の回路を実現するため、その入力端子、出力端子の数が
一定とならない。また、ある回路の出力端子数と別の回
路の出力端子数は同じでなく、かつ出力端子の位置も異
っており、入力端子についても同様である。さらに、顧
客仕様の回路機能については千差万別であり、このＬＳ
Ｉの機能試験については顧客仕様に基いて行われるため
入出力端子の試験を機能試験毎に実施せねばならず、ゲ
ートアレ一方式で設計されるＬＳＩの機能試験に資す時
間は非常に大きいという欠点があった。
本発明の目的は、このような欠点を解決し、機能試験の
ための時間を大幅に短縮した半導体装置を提供すること
にある。
ための時間を大幅に短縮した半導体装置を提供すること
にある。
本発明の半導体装置の構成は、１個の外部制御端子から
供給される外部信号により各出力レベルを一義的に定め
られる複数の出力バッファを備えたことを特徴とする。
供給される外部信号により各出力レベルを一義的に定め
られる複数の出力バッファを備えたことを特徴とする。
以下図面によや本発明の詳細な説明する。
第１図は従来のＬＳＩの機能を示すブロック図である。
このＬＳＩは、図のように、複数の入力端子１１に接続
されたＬＳＩ機能ユニット１０からの信号を４個の出力
バッファ１２を通し出力端子１３〜１６に出力するもの
とする。入力端子１１からの入カバターンによって出力
端子１３，１４，１５ 。
されたＬＳＩ機能ユニット１０からの信号を４個の出力
バッファ１２を通し出力端子１３〜１６に出力するもの
とする。入力端子１１からの入カバターンによって出力
端子１３，１４，１５ 。
１６に「０」レベル又は「１」レベルが出力される。
これら出力端子のレベルを測定する際にはある入力テス
トパターンによシ出力端子１３が「１」レベルになった
ときにこの出力端子１３の「１」レベルの試験を行い、
さらに別の入カバターンにより出力端子１３が「０」レ
ベルの出力になったとき「０」レベルの試験を行う。同
様に出力端子１４ 、１５ 。
トパターンによシ出力端子１３が「１」レベルになった
ときにこの出力端子１３の「１」レベルの試験を行い、
さらに別の入カバターンにより出力端子１３が「０」レ
ベルの出力になったとき「０」レベルの試験を行う。同
様に出力端子１４ 、１５ 。
１６もそれぞれの入カバターンにより各出力レベルがそ
れぞれ測定される。このＬＳＩユニット１０の仕様によ
シ出力ピンのレベルは決まるが、入力テストバター／に
よって出力レベルを測定するのにはこの例によると、出
力端子が４本ありその「１」レベルまたは「０」レベル
を測定するのは、平均して４ Ｘ ２＝８°のテストパ
ターンを必要とし、機能試験のため時間がかかるという
欠点がおった。
れぞれ測定される。このＬＳＩユニット１０の仕様によ
シ出力ピンのレベルは決まるが、入力テストバター／に
よって出力レベルを測定するのにはこの例によると、出
力端子が４本ありその「１」レベルまたは「０」レベル
を測定するのは、平均して４ Ｘ ２＝８°のテストパ
ターンを必要とし、機能試験のため時間がかかるという
欠点がおった。
第２図は本発明の詳細な説明するブロック図である。こ
の実施例も、複数の入力端子１１をもつＬＳＩ機能ユニ
ッ）１０からの信号を４個の出力バッファ２１を通して
各出力端子２３，２４，２５ 。
の実施例も、複数の入力端子１１をもつＬＳＩ機能ユニ
ッ）１０からの信号を４個の出力バッファ２１を通して
各出力端子２３，２４，２５ 。
２ｂに出力するものであるが、この実施例は、各出力バ
ッファ２１に接続されるコントロール端子２０が設けら
れている。このコントロール端子２０の機能は１．コン
トロール信号が「０」のときは出力バッファ２１の出力
が「０」出力になシ、コントロール信号が「１」のとき
は各出カバソファ２１の出力が「１」出力になる様設計
されている。したがって、出力端子２３ 、２４ 、２
５ 、２６の「０」 レベルを試験するときは、コント
ロール端子２０のレベルを「０」レベルに設定すれば入
力テストパターンに依存せず測定可能となυ、出力端子
２３ 、２４ 、２５゜２６の「１」レベルの試験をす
るときはコントロール端子２００レベルを「１」レベル
に設定すれは測定可能となる。すなわち、ＬＳＩの出力
レベルの測定は、コントロール端子を設けることによシ
テスト回数は２回のテストで済むことになる。
ッファ２１に接続されるコントロール端子２０が設けら
れている。このコントロール端子２０の機能は１．コン
トロール信号が「０」のときは出力バッファ２１の出力
が「０」出力になシ、コントロール信号が「１」のとき
は各出カバソファ２１の出力が「１」出力になる様設計
されている。したがって、出力端子２３ 、２４ 、２
５ 、２６の「０」 レベルを試験するときは、コント
ロール端子２０のレベルを「０」レベルに設定すれば入
力テストパターンに依存せず測定可能となυ、出力端子
２３ 、２４ 、２５゜２６の「１」レベルの試験をす
るときはコントロール端子２００レベルを「１」レベル
に設定すれは測定可能となる。すなわち、ＬＳＩの出力
レベルの測定は、コントロール端子を設けることによシ
テスト回数は２回のテストで済むことになる。
本実施例は、出力端子の数が４本の場合を示したが、最
近のＬＳＩの多ピン化、高機能化を考えると、出力端子
数の増大、機能の複雑さから出力レベルの測定に要する
テストパターン数は平均して出力端子数の２倍以上必要
となり、ＬＳＩの機能試験に要する時間がきわめて大き
くなる。しかし。
近のＬＳＩの多ピン化、高機能化を考えると、出力端子
数の増大、機能の複雑さから出力レベルの測定に要する
テストパターン数は平均して出力端子数の２倍以上必要
となり、ＬＳＩの機能試験に要する時間がきわめて大き
くなる。しかし。
本発明によれば、ＬＳＩの端子数およびＬＳＩ機能の複
雑さによらずテストパターン数は２パターンで出力レベ
ルの測定ができ、ＬＳＩの測定時間の短縮効果があるこ
とは明らかでおる。
雑さによらずテストパターン数は２パターンで出力レベ
ルの測定ができ、ＬＳＩの測定時間の短縮効果があるこ
とは明らかでおる。
第１図は従来のＬＳＩの機能を示すブロック図、第２図
は本発明の実施例のブロック図である。因において、１
０・・・・・・ＬＳＩユニ、 ）、１１・・・・・・入
力端子、１２．２１・・・・・・出力バッファ、１Ｂ
、 １４ 、１５゜１６．２Ｂ、２４．２ら、２６・・
・・・・出力端子、２０・・・・・出カバツファ、コン
トロールｉ子、？６る。 代理人 弁理士 内 原 晋１・′ ・１、−ｊ
は本発明の実施例のブロック図である。因において、１
０・・・・・・ＬＳＩユニ、 ）、１１・・・・・・入
力端子、１２．２１・・・・・・出力バッファ、１Ｂ
、 １４ 、１５゜１６．２Ｂ、２４．２ら、２６・・
・・・・出力端子、２０・・・・・出カバツファ、コン
トロールｉ子、？６る。 代理人 弁理士 内 原 晋１・′ ・１、−ｊ
Claims (1)
- １個の外部制御端子から供給される外部信号によシ各出
力レベルを一義的に定められる複数の出カバッファを備
えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14290183A JPS6034027A (ja) | 1983-08-04 | 1983-08-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14290183A JPS6034027A (ja) | 1983-08-04 | 1983-08-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034027A true JPS6034027A (ja) | 1985-02-21 |
Family
ID=15326231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14290183A Pending JPS6034027A (ja) | 1983-08-04 | 1983-08-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034027A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178542A (en) * | 1981-04-28 | 1982-11-02 | Nec Corp | Integrated circuit |
-
1983
- 1983-08-04 JP JP14290183A patent/JPS6034027A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178542A (en) * | 1981-04-28 | 1982-11-02 | Nec Corp | Integrated circuit |
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