JPS60247781A - 演算装置 - Google Patents
演算装置Info
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- JPS60247781A JPS60247781A JP59105053A JP10505384A JPS60247781A JP S60247781 A JPS60247781 A JP S60247781A JP 59105053 A JP59105053 A JP 59105053A JP 10505384 A JP10505384 A JP 10505384A JP S60247781 A JPS60247781 A JP S60247781A
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号処理に用いられる演算装置に
関するものである。
関するものである。
従来例の構成とその問題点
近年、ディジタル信号処理の応用拡大そしてＬＳＩ化の
促進によシ、ディジタル信号処理手法に高速性とともに
高精度性が要求されるようになってきた。
促進によシ、ディジタル信号処理手法に高速性とともに
高精度性が要求されるようになってきた。
このディジタル信号処理手法のひとつに積和演算が上げ
られる。積和演算を高速に行うため、従来から第１図に
示す様な演算装置が用いられている。１は２つの入力デ
ータの積をめる乗算器、２．３は乗算器１の入力ラッチ
である。４，５は加算器６の入力ラッチであり、７は加
算器６の出力を蓄えるアキュムレータである。加算器６
では乗算器１の出力と、アキュムレータ７の出力との加
算を行う。
られる。積和演算を高速に行うため、従来から第１図に
示す様な演算装置が用いられている。１は２つの入力デ
ータの積をめる乗算器、２．３は乗算器１の入力ラッチ
である。４，５は加算器６の入力ラッチであり、７は加
算器６の出力を蓄えるアキュムレータである。加算器６
では乗算器１の出力と、アキュムレータ７の出力との加
算を行う。
以上のように構成された従来の演算装置について、以下
その動作を説明する。なお、数体系は、固定小数点で２
の補数表現の系を用いる。
その動作を説明する。なお、数体系は、固定小数点で２
の補数表現の系を用いる。
乗算器１の入力ラッチ２に与えられる入力系列をＸ、入
力ラッチ３に与えられる入力系列をｙ工とすると、乗算
器１ではＸ、・ｙｌがめられる。一方、加算器６は、入
力ラッチ５を通じて、乗算器１の出力と接続し、加算結
果にこれを足しこむ構成になっている。そこで乗算器１
と加算器６をパイプライン動作させることによシ高速に
積和演算を行い最終的にΣ” ｉ ＊ ’ｌ ｉ がま
る。
力ラッチ３に与えられる入力系列をｙ工とすると、乗算
器１ではＸ、・ｙｌがめられる。一方、加算器６は、入
力ラッチ５を通じて、乗算器１の出力と接続し、加算結
果にこれを足しこむ構成になっている。そこで乗算器１
と加算器６をパイプライン動作させることによシ高速に
積和演算を行い最終的にΣ” ｉ ＊ ’ｌ ｉ がま
る。
しかしながら上記のような構成では、加算によるオーバ
ーフローという問題を考えた場合、求める値と全く異っ
た結果がでてくる可能性がある。
ーフローという問題を考えた場合、求める値と全く異っ
た結果がでてくる可能性がある。
とくに、入力系列のＸ、とｙ、が同じ場合、たとえば信
号のパワー計算においてもしオーバーフローが生じれば
める値と出力値との間の誤差は積和計算を繰り返せば繰
り返すほど拡大していくことになる。
号のパワー計算においてもしオーバーフローが生じれば
める値と出力値との間の誤差は積和計算を繰り返せば繰
り返すほど拡大していくことになる。
この問題点に関して、従来からとられている処理は、加
算器６で生じるオーバーフロー回数βをあらかじめ予測
し、入力系列ｘ６ ＋ Ｙｉ ｅ右にｌビットシフトし
た値、２””ｘ、 、 ２−Ｚｙ、を乗算器１の入力と
する方法である。しかしすべての入力系列”ｉｔＶ工に
対しシフト演算を行うことは、本来の積和演算に対して
大きなオーバーヘッドになっていた。加えて、２４ビツ
トの左シフト演算を行って、最終結果２ ・Σｘｉｙｉ
を入力系列のデータＸｉ。
算器６で生じるオーバーフロー回数βをあらかじめ予測
し、入力系列ｘ６ ＋ Ｙｉ ｅ右にｌビットシフトし
た値、２””ｘ、 、 ２−Ｚｙ、を乗算器１の入力と
する方法である。しかしすべての入力系列”ｉｔＶ工に
対しシフト演算を行うことは、本来の積和演算に対して
大きなオーバーヘッドになっていた。加えて、２４ビツ
トの左シフト演算を行って、最終結果２ ・Σｘｉｙｉ
を入力系列のデータＸｉ。
ｙ、と同じ桁にあわせる際に生じる可能性のあるシフタ
のオーバーフローに対する対策が何もとられていないと
いう欠点を有していた。
のオーバーフローに対する対策が何もとられていないと
いう欠点を有していた。
発明の目的
本発明の第１の目的は、上記従来の問題を解決し、積和
演算を行う際のオーバーフローが生じに＜＜、マた、も
しオーバーフローが生じても、それに対する対策をもつ
演算装置を提供することにある。
演算を行う際のオーバーフローが生じに＜＜、マた、も
しオーバーフローが生じても、それに対する対策をもつ
演算装置を提供することにある。
本発明の第２の目的は、累積加算等、積和演算以外の算
術演算に対しても、オーバーフローの生じに＜＜、また
、もしオーバーフローが生じてもそれに対する対策をも
つ演算装置を提供することにある。
術演算に対しても、オーバーフローの生じに＜＜、また
、もしオーバーフローが生じてもそれに対する対策をも
つ演算装置を提供することにある。
発明の構成
本発明は、２つの入力データの積をめる乗算器と、前記
乗算器の出力を１つの入力とする２人力の第１のマルチ
プレクサと、前記第１のマルチプレクサで選ばれるデー
タを格納する第１のレジスタと、前記第１のレジスタに
格納されているデータを入力とし、これをシフトして出
力するバレルシフタと、前記バレルシフタにおけるオー
バーフローを検出するバレルシフタオーバーフロー検出
回路と、前記バレルシフタに対してそのシフト数と、シ
フト方向とを与える第２．第３のレジスタと、前記第２
．第３のレジスタの出力を入力とし、前記バレルシフタ
に接続する２人力の第２のマルチプレクサと、第４のレ
ジスタと、前記バレルシフタの出力と、前記第４のレジ
スタの出力を入力とする２人力の算術論理演算器と、前
記算術論理演算器におけるオーバーフローを検出する算
術論理演算器オーバーフロー検出回路と、前記算術論理
演算器の出力と接続し、そのデータを最大値まだは最小
値に設定する最大値最小値設定回路ト、前記バレルシフ
タオーバーフロー検出回路と、前記算術論理演算器オー
バーフロー検出回路と、前記第１のレジスタの最上位ビ
ットと他の入力とに接続し、前記最大値最小値設定回路
に、最大値か最小値かの区別の情報と、最大値最小値設
定のイネーブル情報を与える、最大値最小値設定コント
ロール部と、を具備したことを特徴とする演算装置であ
シ、前記乗算器の出力は前記第２のレジスタで示される
数だけシフトした後、前記算術論理演算器に入力するこ
とによシ、積和演算時の前記算術論理演算器内でのオー
バーフローを防ぎ、捷た積和演算以外の時は前記第１の
マルチプレクサに入力される前記乗算器の出力以外のも
う１つの入力データを、前記第３のレジスタで示される
数だけシフトした後、前記算術論理演算器に入力するこ
とによシ、前記算術論理演算器でのオーバーフローが発
生することを防ぎまた、もしそれでも前記算術論理演算
器でオーバーフローが生じた時、あるいはデータをバレ
ルシフタでシフトアップすることによジオ−バーフロー
が生じた時は前記算術論理演算器の出力をオーバーフロ
ーの生じた方向によシ最大値筐たは最、Ｊ＼値に設定す
ることのできるものである。
乗算器の出力を１つの入力とする２人力の第１のマルチ
プレクサと、前記第１のマルチプレクサで選ばれるデー
タを格納する第１のレジスタと、前記第１のレジスタに
格納されているデータを入力とし、これをシフトして出
力するバレルシフタと、前記バレルシフタにおけるオー
バーフローを検出するバレルシフタオーバーフロー検出
回路と、前記バレルシフタに対してそのシフト数と、シ
フト方向とを与える第２．第３のレジスタと、前記第２
．第３のレジスタの出力を入力とし、前記バレルシフタ
に接続する２人力の第２のマルチプレクサと、第４のレ
ジスタと、前記バレルシフタの出力と、前記第４のレジ
スタの出力を入力とする２人力の算術論理演算器と、前
記算術論理演算器におけるオーバーフローを検出する算
術論理演算器オーバーフロー検出回路と、前記算術論理
演算器の出力と接続し、そのデータを最大値まだは最小
値に設定する最大値最小値設定回路ト、前記バレルシフ
タオーバーフロー検出回路と、前記算術論理演算器オー
バーフロー検出回路と、前記第１のレジスタの最上位ビ
ットと他の入力とに接続し、前記最大値最小値設定回路
に、最大値か最小値かの区別の情報と、最大値最小値設
定のイネーブル情報を与える、最大値最小値設定コント
ロール部と、を具備したことを特徴とする演算装置であ
シ、前記乗算器の出力は前記第２のレジスタで示される
数だけシフトした後、前記算術論理演算器に入力するこ
とによシ、積和演算時の前記算術論理演算器内でのオー
バーフローを防ぎ、捷た積和演算以外の時は前記第１の
マルチプレクサに入力される前記乗算器の出力以外のも
う１つの入力データを、前記第３のレジスタで示される
数だけシフトした後、前記算術論理演算器に入力するこ
とによシ、前記算術論理演算器でのオーバーフローが発
生することを防ぎまた、もしそれでも前記算術論理演算
器でオーバーフローが生じた時、あるいはデータをバレ
ルシフタでシフトアップすることによジオ−バーフロー
が生じた時は前記算術論理演算器の出力をオーバーフロ
ーの生じた方向によシ最大値筐たは最、Ｊ＼値に設定す
ることのできるものである。
実施例の説明
第２図は本発明の一実施例における演算装置の構成を示
す。第２図において、２１は乗算器であり人力ラッチ２
２．２３に与えられたｎビットの２つのデータｘ、ｙの
積をめ２ｎビツトの出力のうち最上位ビットを除（２ｎ
−１ビツトのデータを乗算結果として出力する。２４は
Ｉ及び■の入力端子をもつマルチプレクサであシ、乗算
器２１の出力データおよびそれ以外のデータのいずれか
を選択してレジスタ２５に出力する。２６はバレルシフ
タであり、レジスタ２６のデータをシフトしてｍビット
のデータとして出力する。２７．２８はともにレジスタ
であり、バレルシフタ２６にシフト数を与える。レジス
タ２７は乗算器２１の出力データのバレルシフタ２６に
おけるシフト数を保持している。レジスタ２８はマルチ
プレクサ２４のもう１方の入力データのバレルシフタ２
６におけるソフト数を保持している。２９はＩおよび■
の入力端子をもつマルチプレクサであシ、レジスタ２７
．レジスタ２８のいずれかの値をシフト数としてバレル
シフタ２６に与える。マルチプレクサ２９とマルチプレ
クサ２４とは連動しており、同一のセレクト信号で動作
する。つ″ｉ！シマルテプレクサ２４がバレルシフタ２
６に乗算出力データをセレクトして入力した時、マルチ
プレクサ２９は、そのデータのバレルシフタ２６でのシ
フト数として、レジスタ２７に格納してデータを与えも
また。マルチプレクサ２４が他方の入力データをセレク
トした時は、マルチプレクサ２９はレジスタ２８に格納
しているデータをバレルシフタ２６のシフト数としてセ
レクトする。３ｏはバレルシフタにおけるオーバーフロ
ー検出回路であり、入力データをバレルシフタ２６にお
いてシフトアップすることによシ生じ得るオーバーフロ
ーを検出してその情報Ｂ Ｏｙ Ｆを出力する。３１は
ｍビット幅の算術論理演算器であシ、バレルシフタ２６
の出力と、レジスタ３２に格納されているデータを入力
とし、算術あるいは論理演算を行う。３３は算術論理演
算器３１において生じ得るオーバーフローを検出してそ
の情報ＡｏｖＦを出力するＡＬＵオーバーフロー検出回
路である。３４は算術論理演算器３１の出力をｍビット
の最大値ｏ１１１あるいは最小値１００・・・０に設定
できる最大値最小値設定回路である。３５はバレルシフ
タ２６におけるオーバーフロー情報ＢｏＶＦと、算術論
理演１０″−ジ 算器３１におけるオーバーフロー情報ＡｏｖＦとレジス
タ２５の最上位ビットの値ＭＳＢと何らかの最大値最小
値設定条件とを入力とし最大値最小値設定回路３４に最
大値最小値設定のイネーブル信号と、その設定値が最大
値０１１・・・１であるか最小値１００・・・０である
かの区別をする方向信号とを与える、最大値最小値設定
コントロール部である。最大値最小値設定コントロール
部３５に入力される何らかの最大値最小値設定の条件は
例えば、命令やフラグのことを示す。また、この設定条
件はなくてもよいことは言う壕でもない。
す。第２図において、２１は乗算器であり人力ラッチ２
２．２３に与えられたｎビットの２つのデータｘ、ｙの
積をめ２ｎビツトの出力のうち最上位ビットを除（２ｎ
−１ビツトのデータを乗算結果として出力する。２４は
Ｉ及び■の入力端子をもつマルチプレクサであシ、乗算
器２１の出力データおよびそれ以外のデータのいずれか
を選択してレジスタ２５に出力する。２６はバレルシフ
タであり、レジスタ２６のデータをシフトしてｍビット
のデータとして出力する。２７．２８はともにレジスタ
であり、バレルシフタ２６にシフト数を与える。レジス
タ２７は乗算器２１の出力データのバレルシフタ２６に
おけるシフト数を保持している。レジスタ２８はマルチ
プレクサ２４のもう１方の入力データのバレルシフタ２
６におけるソフト数を保持している。２９はＩおよび■
の入力端子をもつマルチプレクサであシ、レジスタ２７
．レジスタ２８のいずれかの値をシフト数としてバレル
シフタ２６に与える。マルチプレクサ２９とマルチプレ
クサ２４とは連動しており、同一のセレクト信号で動作
する。つ″ｉ！シマルテプレクサ２４がバレルシフタ２
６に乗算出力データをセレクトして入力した時、マルチ
プレクサ２９は、そのデータのバレルシフタ２６でのシ
フト数として、レジスタ２７に格納してデータを与えも
また。マルチプレクサ２４が他方の入力データをセレク
トした時は、マルチプレクサ２９はレジスタ２８に格納
しているデータをバレルシフタ２６のシフト数としてセ
レクトする。３ｏはバレルシフタにおけるオーバーフロ
ー検出回路であり、入力データをバレルシフタ２６にお
いてシフトアップすることによシ生じ得るオーバーフロ
ーを検出してその情報Ｂ Ｏｙ Ｆを出力する。３１は
ｍビット幅の算術論理演算器であシ、バレルシフタ２６
の出力と、レジスタ３２に格納されているデータを入力
とし、算術あるいは論理演算を行う。３３は算術論理演
算器３１において生じ得るオーバーフローを検出してそ
の情報ＡｏｖＦを出力するＡＬＵオーバーフロー検出回
路である。３４は算術論理演算器３１の出力をｍビット
の最大値ｏ１１１あるいは最小値１００・・・０に設定
できる最大値最小値設定回路である。３５はバレルシフ
タ２６におけるオーバーフロー情報ＢｏＶＦと、算術論
理演１０″−ジ 算器３１におけるオーバーフロー情報ＡｏｖＦとレジス
タ２５の最上位ビットの値ＭＳＢと何らかの最大値最小
値設定条件とを入力とし最大値最小値設定回路３４に最
大値最小値設定のイネーブル信号と、その設定値が最大
値０１１・・・１であるか最小値１００・・・０である
かの区別をする方向信号とを与える、最大値最小値設定
コントロール部である。最大値最小値設定コントロール
部３５に入力される何らかの最大値最小値設定の条件は
例えば、命令やフラグのことを示す。また、この設定条
件はなくてもよいことは言う壕でもない。
以上の様に構成された本実施例の演算装置について以下
その動作を説明する。
その動作を説明する。
まず積和演算時の動作について説明する。積和演算時に
はマルチプレクサ２４．２９の出力にはセレクト信号に
よりＩの入力端子がセレクトされる。ｎビットの入力デ
ータ系列”ｍＶ’は、それぞれ人力ラッチ２２．２３で
ラッチされた後、乗算器２１で乗算され２ｎ−１ビア）
のデータｘｉ７ｉとしてマルチプレクサ２４．レジスタ
２５を通りバレルシフタ２６に入力される。あらかじめ
レジスタ２７で、バレルシフタ２６の値を右にｌビット
シフトする事を指示しておくと、バレルシフタに入力さ
れたデータは、第３図で示すように少なくとも上位１＋
１ビツトは符号であるｍビットのデータに変換された後
、算術論理演算器３１でレジスタ３２の値に足される。
はマルチプレクサ２４．２９の出力にはセレクト信号に
よりＩの入力端子がセレクトされる。ｎビットの入力デ
ータ系列”ｍＶ’は、それぞれ人力ラッチ２２．２３で
ラッチされた後、乗算器２１で乗算され２ｎ−１ビア）
のデータｘｉ７ｉとしてマルチプレクサ２４．レジスタ
２５を通りバレルシフタ２６に入力される。あらかじめ
レジスタ２７で、バレルシフタ２６の値を右にｌビット
シフトする事を指示しておくと、バレルシフタに入力さ
れたデータは、第３図で示すように少なくとも上位１＋
１ビツトは符号であるｍビットのデータに変換された後
、算術論理演算器３１でレジスタ３２の値に足される。
第３図でＳは符号ビットを示している。ＡＬＵオーバー
フロー検出回路３３では算術論理演算器３１におけるｍ
−１ビツト目とｍ −２ビツト目の桁上りの排他的論
理和をとシ、これを算術論理演算器３１のオーバーフロ
ー情報Ａｏｙ Ｆとして出力する。つまり算術論理演算
器で加算の結果がオーバーフローするとＡｏＶＦが１と
なる。算術論理演算器３１で加算されたデータは、最大
値最小値設定回路３４に入力される。
フロー検出回路３３では算術論理演算器３１におけるｍ
−１ビツト目とｍ −２ビツト目の桁上りの排他的論
理和をとシ、これを算術論理演算器３１のオーバーフロ
ー情報Ａｏｙ Ｆとして出力する。つまり算術論理演算
器で加算の結果がオーバーフローするとＡｏＶＦが１と
なる。算術論理演算器３１で加算されたデータは、最大
値最小値設定回路３４に入力される。
ここにおいて最大値最小値設定コントロール部３５を最
大値最小値設定モードにしておけばもし上記加算の結果
がオーバーフローしてＡｏｖ Ｆが１であった場合、そ
のオーバーフローした方向に応じて、最大値あるいは最
小値を設定する。レジスタ３２の値を演算開始時にクリ
アしておき、その後は最大値最小値設定回路３４の出力
結果に更新していけばオーバーフローの生じにくい形で
積和演算を行うことができる。そしてもし積和演算時に
算術論理演算器３１でオーバーフローが生じなかったら
、最終的に２−ＬＸｘｌｙ工が得られる。っ捷シ、入β
。
大値最小値設定モードにしておけばもし上記加算の結果
がオーバーフローしてＡｏｖ Ｆが１であった場合、そ
のオーバーフローした方向に応じて、最大値あるいは最
小値を設定する。レジスタ３２の値を演算開始時にクリ
アしておき、その後は最大値最小値設定回路３４の出力
結果に更新していけばオーバーフローの生じにくい形で
積和演算を行うことができる。そしてもし積和演算時に
算術論理演算器３１でオーバーフローが生じなかったら
、最終的に２−ＬＸｘｌｙ工が得られる。っ捷シ、入β
。
力系列Ｘ□、ｙ０をあらかじめ右にヲヒノトづつシフト
してから積和演算を行いオーバーフローの発生を防ぐ従
来の方法と同様のことを入力系列Ｘ１゜ｙ、をあらかじ
め右にシフトすることなしに実現している。まだ有効ビ
ットｎビットのデータｘ、。
してから積和演算を行いオーバーフローの発生を防ぐ従
来の方法と同様のことを入力系列Ｘ１゜ｙ、をあらかじ
め右にシフトすることなしに実現している。まだ有効ビ
ットｎビットのデータｘ、。
べて、乗算結果の誤差は小さい。例えば、とする。ここ
で” ］ ｌ （沖０−ｎ−１）は１又は０の値をとる
。
で” ］ ｌ （沖０−ｎ−１）は１又は０の値をとる
。
・・・ （１）
−・・・・ （３）
となる。このデータの上位２ｎ−７ビノトの値（５）と
（１）ノｆＫ １７） 差’Ｕ （２） 、 （３）
、←）の値を足したことによる桁上がりによシ最大、上
位がらｎ−１ビツト目に１がたつ値となる。よって、乗
算後のデータ（５）を右にｌビットシフトして得られた
データ（５）′と、あとなる。なお（１）ｔｊ：（１）
を右に４ビツトシフトした値である邑第４図における（
１） Ｉ （２） 、伸） 、 （４） 、β） 、
（１）’。
（１）ノｆＫ １７） 差’Ｕ （２） 、 （３）
、←）の値を足したことによる桁上がりによシ最大、上
位がらｎ−１ビツト目に１がたつ値となる。よって、乗
算後のデータ（５）を右にｌビットシフトして得られた
データ（５）′と、あとなる。なお（１）ｔｊ：（１）
を右に４ビツトシフトした値である邑第４図における（
１） Ｉ （２） 、伸） 、 （４） 、β） 、
（１）’。
（５）′は上記の値（１） 、 （２） 、 （３）
、 （４） 、 （５） 、 （ＩＹ、（５Ｙに和尚す
る。捷だ８つ、・・・・・・、Ｓ５はそれぞれ符号ビッ
トを示し、Ｓ２．Ｓ３．Ｓ４については加算を行なうた
め符号延長を行なっている。
、 （４） 、 （５） 、 （ＩＹ、（５Ｙに和尚す
る。捷だ８つ、・・・・・・、Ｓ５はそれぞれ符号ビッ
トを示し、Ｓ２．Ｓ３．Ｓ４については加算を行なうた
め符号延長を行なっている。
一方、もし算術論理演算器３１でオーバーフローが生じ
た時は、その時点で最大値又は最小値を設定してレジス
タ３２に代入する。っまシ、負の値に負の値を足してオ
ーバーフローした時はｍビットの最小値１００・・・０
を、正の値に正の値を足してオーバーフローした時はｍ
ビットの最大値０１１・・・１を設定する。この操作に
より、積和演算の途中でもしオーバーフローしても、そ
のデータを最大値又は最小値で近似し誤差の／ＪＳさい
値を結果として出力することができる。
た時は、その時点で最大値又は最小値を設定してレジス
タ３２に代入する。っまシ、負の値に負の値を足してオ
ーバーフローした時はｍビットの最小値１００・・・０
を、正の値に正の値を足してオーバーフローした時はｍ
ビットの最大値０１１・・・１を設定する。この操作に
より、積和演算の途中でもしオーバーフローしても、そ
のデータを最大値又は最小値で近似し誤差の／ＪＳさい
値を結果として出力することができる。
次に、積和演算以外の時の動作について説明する。この
時のマルチプレクサ２４．２７の出力としては、セレク
ト信号によシ入力端子■がセレクトされる。つまり、マ
ルチプレクサ２４への入力データ■は、レジスタ２５を
通りバレルシフタ２６によりレジスタ２８の示すシフト
数だけシフトされる。そこで例えば、レジスタ３２をあ
らかじめクリアしておき、バレルシフタ２８の出力と算
術論理演算器３１で、論理和をとると、出力結果として
単純なシフト演算を実現することができる。
時のマルチプレクサ２４．２７の出力としては、セレク
ト信号によシ入力端子■がセレクトされる。つまり、マ
ルチプレクサ２４への入力データ■は、レジスタ２５を
通りバレルシフタ２６によりレジスタ２８の示すシフト
数だけシフトされる。そこで例えば、レジスタ３２をあ
らかじめクリアしておき、バレルシフタ２８の出力と算
術論理演算器３１で、論理和をとると、出力結果として
単純なシフト演算を実現することができる。
ここで、レジスタ２８でバレルジッタのシフトアップを
指示し、データがオーバーフローした時は、最大値最小
値設定モードにすることにより、算術論理回路３１の出
力である単純シフトの結果をその入力データ■の符号に
より最大値又は最小値に設定できる。また、和ΣＸ、を
めるには、マルチプレクサ２４の入力端子ｎから入力系
列Ｘ工を入力し、算術論理演算器２６で加算を行いその
出力をレジスタ３？に与えることにより実現できる。
指示し、データがオーバーフローした時は、最大値最小
値設定モードにすることにより、算術論理回路３１の出
力である単純シフトの結果をその入力データ■の符号に
より最大値又は最小値に設定できる。また、和ΣＸ、を
めるには、マルチプレクサ２４の入力端子ｎから入力系
列Ｘ工を入力し、算術論理演算器２６で加算を行いその
出力をレジスタ３？に与えることにより実現できる。
そしてこの場合も入力データｘ０をまずレジスタ２８の
示す数だけ、バレルシフタ２６で右にシフトしてから加
算することにより、先にのべた積和演算の時と同様に、
オーバーフローの発生を防ぐことができる。又、もしオ
ーバーフローが途中で生じても、そのデータを最大値又
は最小値で近似し、誤差の少ない形で結果を出力するこ
とができる。
示す数だけ、バレルシフタ２６で右にシフトしてから加
算することにより、先にのべた積和演算の時と同様に、
オーバーフローの発生を防ぐことができる。又、もしオ
ーバーフローが途中で生じても、そのデータを最大値又
は最小値で近似し、誤差の少ない形で結果を出力するこ
とができる。
発明の効果
本発明の演算装置は乗算器と２つのレジスタの値のいず
れかでシフトするバレルシフタと、ｘ猜論理演算器と最
大値最ｌ」・値設定回路とそのコントロール部等から構
成され、積和演算時には、前記乗算器の出力を、一方の
レジスタの値によυバレルシフタで右シフトした後、前
記算術論理演算器で足しこんで行くことによりオーバー
フローを防ぐことができる。それでもオーバーフローが
生じた時は、最大値最小値設定回路で値を最大値又は最
小値に設定することができ、ソフトウェアでオーバーフ
ローの有無とチェックすることなく誤差の小さい形で演
算結果を出力することができる。
れかでシフトするバレルシフタと、ｘ猜論理演算器と最
大値最ｌ」・値設定回路とそのコントロール部等から構
成され、積和演算時には、前記乗算器の出力を、一方の
レジスタの値によυバレルシフタで右シフトした後、前
記算術論理演算器で足しこんで行くことによりオーバー
フローを防ぐことができる。それでもオーバーフローが
生じた時は、最大値最小値設定回路で値を最大値又は最
小値に設定することができ、ソフトウェアでオーバーフ
ローの有無とチェックすることなく誤差の小さい形で演
算結果を出力することができる。
又、乗算結果に対して右シフトを行うため、従来のよう
な被乗数をあらかじめ右シフトしておく方法に比べてシ
フトに要するオーバーヘッドもなく、乗算結果の誤差も
小さくなる。
な被乗数をあらかじめ右シフトしておく方法に比べてシ
フトに要するオーバーヘッドもなく、乗算結果の誤差も
小さくなる。
累積加算７行う時は、入力系列データを、バレルシフタ
におきもう一方のレジスタの与えるシフト数だけ右シフ
トした後、前記算術論理演算器で加算することによりオ
ーバー７０−を防いで結果かえられる。それでもオーバ
ーフローが生じた時は、最大値最小値設定回路で値を最
大値または最小値に設定することができ、誤差の小さい
形で演算結果を出力することができる。また前記バレル
シフタの機能だけを用い、単純シフト演算も可能であシ
この場合もバレルシフタにおいてオーバーフローが生じ
た時は、出力を最大値又は最小値に設定でき、ディジタ
ル信号処理用の演算装置として本発明の実用的効果は太
きい。
におきもう一方のレジスタの与えるシフト数だけ右シフ
トした後、前記算術論理演算器で加算することによりオ
ーバー７０−を防いで結果かえられる。それでもオーバ
ーフローが生じた時は、最大値最小値設定回路で値を最
大値または最小値に設定することができ、誤差の小さい
形で演算結果を出力することができる。また前記バレル
シフタの機能だけを用い、単純シフト演算も可能であシ
この場合もバレルシフタにおいてオーバーフローが生じ
た時は、出力を最大値又は最小値に設定でき、ディジタ
ル信号処理用の演算装置として本発明の実用的効果は太
きい。
第１図は従来の演算装置のブロック図、第２図は本発明
の一実施例における演算装置のブロック図、第３図は本
発明の一実施例における乗算器の出力とバレルシフタの
出力の関係図、第４図は入力データをあらかじめシフト
ダウンする従来の方法と乗算結果をシフトする方法の間
の誤差を示す説明図である。 ２１・・乗算器、２４．２９・・・−・マルチプレクサ
、２６・・・・バレルシフタ、３１・・・・・・算術論
理演算器、３４・・・・・・最大値最小値設定回路、３
５・・・・・・最大値最小値設定コントロール部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 崇ヒ・ノド 第４図 （４） Ｓａ ５４−−−−−−−一−−−−−ｓ４°
５４（５）［テｉ［■二］−ト ＝ ｉ「団霞
の一実施例における演算装置のブロック図、第３図は本
発明の一実施例における乗算器の出力とバレルシフタの
出力の関係図、第４図は入力データをあらかじめシフト
ダウンする従来の方法と乗算結果をシフトする方法の間
の誤差を示す説明図である。 ２１・・乗算器、２４．２９・・・−・マルチプレクサ
、２６・・・・バレルシフタ、３１・・・・・・算術論
理演算器、３４・・・・・・最大値最小値設定回路、３
５・・・・・・最大値最小値設定コントロール部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 崇ヒ・ノド 第４図 （４） Ｓａ ５４−−−−−−−一−−−−−ｓ４°
５４（５）［テｉ［■二］−ト ＝ ｉ「団霞
Claims (1)
- ２つの入力データの積をめる乗算器と、前記乗算器の入
力データを格納する第１．第２のレジスタと、前記乗算
器の出力を１つの入力とする２人力の第１のマルチプレ
クサと、前記第１のマルチプレクサで選ばれるデータを
格納する第３のレジスタと、前記第３のレジスタに格納
されているデータを入力とし、これをシフトして出力す
るバレルシフタト、前記バレルシフタにおけるオーバー
フローラ検出するバレルシフタオーバーフロー検出回路
と、前記バレルシフタに対してそのシフト数と、シフト
方向とを与える第４．第５のレジスタと、前記第４．第
５のレジスタの出力を入力トシ、前記バレルシフタに接
続する２人力の第２のマルチプレクサと、第６のレジス
タと、前記バレルシフタの出力と、前記第６のレジスタ
の出力を入力とする２人力の算術論理演算器と、前記算
術論理演算器におけるオーバーフローを検出する算術論
理演算器オーバーフロー検出回路と、前記算術論理演算
器の出力と接続し、そのデータを最大値または最小値に
設定する最大値最小値設定回路と、前記バレルシフタオ
ーバーフロー検出回路と、前記算術論理演算器オーバー
フロー検出回路と、前記第３のレジスタの最上位ビット
と他の入力とに接続し、前記最大値最小値設定回路に、
最大値か最小値かの区別の情報と、最大値最小値設定の
イネーブル情報を与える、最大値最小値設定コントロー
ル部とを具備したことを特徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105053A JPS60247781A (ja) | 1984-05-23 | 1984-05-23 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105053A JPS60247781A (ja) | 1984-05-23 | 1984-05-23 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247781A true JPS60247781A (ja) | 1985-12-07 |
| JPH0427587B2 JPH0427587B2 (ja) | 1992-05-12 |
Family
ID=14397241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105053A Granted JPS60247781A (ja) | 1984-05-23 | 1984-05-23 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211933A (ja) * | 1985-07-09 | 1987-01-20 | Nec Corp | 演算回路 |
| US5528525A (en) * | 1992-10-16 | 1996-06-18 | Matsushita Electric Industrial Co., Ltd. | Processor for determining shift counts based on input data |
-
1984
- 1984-05-23 JP JP59105053A patent/JPS60247781A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211933A (ja) * | 1985-07-09 | 1987-01-20 | Nec Corp | 演算回路 |
| US5528525A (en) * | 1992-10-16 | 1996-06-18 | Matsushita Electric Industrial Co., Ltd. | Processor for determining shift counts based on input data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427587B2 (ja) | 1992-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |